JPH02249248A - 混成集積回路装置の製造方法 - Google Patents
混成集積回路装置の製造方法Info
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- JPH02249248A JPH02249248A JP1071292A JP7129289A JPH02249248A JP H02249248 A JPH02249248 A JP H02249248A JP 1071292 A JP1071292 A JP 1071292A JP 7129289 A JP7129289 A JP 7129289A JP H02249248 A JPH02249248 A JP H02249248A
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3457—Solder materials or compositions; Methods of application thereof
- H05K3/3485—Applying solder paste, slurry or powder
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- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はフリップチップを用いた、半田ペースト印刷
、リフロ一方式のプロセスを持つ、混成集積回路装置の
製造方法に関し、特にこれに用いる半田ペースト印刷用
マスクの改良に関するものである。
、リフロ一方式のプロセスを持つ、混成集積回路装置の
製造方法に関し、特にこれに用いる半田ペースト印刷用
マスクの改良に関するものである。
従来、フリップチップを用いた混成集積回路装置の製造
方法は第３図に示すような方法で行っていた。
方法は第３図に示すような方法で行っていた。
まず第３図（ａ）のような厚膜抵抗基板１を準備する。
これはバンブ部と称するフリップチップ取付電極３．外
部取り出し電極４等の電極ランド部分を有する抵抗体な
どを複数パターニングし、各々の抵抗体間を結線するこ
とにより回路を構成したものである。
部取り出し電極４等の電極ランド部分を有する抵抗体な
どを複数パターニングし、各々の抵抗体間を結線するこ
とにより回路を構成したものである。
第３図軸）は前述のバンプ部の一部を拡大して示し、Ａ
ｇ−Ｐｄ等の導体５を図示のようにバターニングし、そ
の上をガラス等の絶縁物からなる保護用のコーテイング
材であるオーバーガラス６で導体５の一部が露出するよ
うにオーバーコートする。この導体５の一部露出の寸法
、間隔は、後述するフリップチップのバンブ８と鏡面対
称の関係となるようにしである。
ｇ−Ｐｄ等の導体５を図示のようにバターニングし、そ
の上をガラス等の絶縁物からなる保護用のコーテイング
材であるオーバーガラス６で導体５の一部が露出するよ
うにオーバーコートする。この導体５の一部露出の寸法
、間隔は、後述するフリップチップのバンブ８と鏡面対
称の関係となるようにしである。
第３図（Ｃ）は前述した厚膜抵抗基板１に搭載するフリ
ップチップの簡単な構造図を示す。回路形成されたモノ
リシックフリップチップＩＣ７の取り出し電極としてバ
ンプ８が用いられており、通常このバンプ８は薄い半田
で被われている。第３図（イ）は第３図（ａ）の状態の
ものに、半田ペースト９と称する、半田を粉末状にし、
フラックスやその他の溶剤と混ぜ合わせてペースト状と
したものを任意の部分に付着するように印刷したもので
ある。
ップチップの簡単な構造図を示す。回路形成されたモノ
リシックフリップチップＩＣ７の取り出し電極としてバ
ンプ８が用いられており、通常このバンプ８は薄い半田
で被われている。第３図（イ）は第３図（ａ）の状態の
ものに、半田ペースト９と称する、半田を粉末状にし、
フラックスやその他の溶剤と混ぜ合わせてペースト状と
したものを任意の部分に付着するように印刷したもので
ある。
次に第３図（ｅ）の拡大図に示すように搭載しようとす
る部品を各々の取付は電極に合うように仮置きしていく
。
る部品を各々の取付は電極に合うように仮置きしていく
。
第３図げ）は仮置き後のフリップチップ７の状態を横方
向より見た図である。バンブ８が厚膜抵抗基板１上に印
刷された半田ペースト９の中に埋まっている。
向より見た図である。バンブ８が厚膜抵抗基板１上に印
刷された半田ペースト９の中に埋まっている。
これを第３図（６）に示す様に回転している帯状のゴム
ベルト１０の途中に半田ペースト中の半田が再溶融する
温度に設定されたホットプレート１１が設置されている
状態において、該ゴムベルト１０上に第３図（ｆ）の状
態のものをのせると、これはホットブレー）１１の上を
通過する際加熱され、半田ペースト中の半田が再溶融し
、その結果、厚膜基板１と搭載されたフリップチップＩ
Ｃ７が半田付けされる。これをベルトリフロ一方式と称
する。
ベルト１０の途中に半田ペースト中の半田が再溶融する
温度に設定されたホットプレート１１が設置されている
状態において、該ゴムベルト１０上に第３図（ｆ）の状
態のものをのせると、これはホットブレー）１１の上を
通過する際加熱され、半田ペースト中の半田が再溶融し
、その結果、厚膜基板１と搭載されたフリップチップＩ
Ｃ７が半田付けされる。これをベルトリフロ一方式と称
する。
第３図（５）は、半田付けされた後のフリップチッしか
しながら、上記のような従来の混成集積回路装置の製造
方法では、前述のホットプレート通過時に、第４図（ロ
）に示すように半田ペーストにダレが生じ、このダレが
隣接しているバンブで一斉に始まるため、ペースト同士
が融合し、その結果第４図（Ｃ）に示すように隣接する
バンブ間のショートを引き起こす結果となる。しかもこ
のペースト同士の融合する確率は高密度化が進んで３０
〜６０バンブと多バンブとなり、バンブ間のピッチが近
接して（ると非常に高くなり、生産が困難になって（る
ものであった。
しながら、上記のような従来の混成集積回路装置の製造
方法では、前述のホットプレート通過時に、第４図（ロ
）に示すように半田ペーストにダレが生じ、このダレが
隣接しているバンブで一斉に始まるため、ペースト同士
が融合し、その結果第４図（Ｃ）に示すように隣接する
バンブ間のショートを引き起こす結果となる。しかもこ
のペースト同士の融合する確率は高密度化が進んで３０
〜６０バンブと多バンブとなり、バンブ間のピッチが近
接して（ると非常に高くなり、生産が困難になって（る
ものであった。
この発明は上記のような問題点を解消するためになされ
たもので、前述のホットプレート通過時に生ずる半田ペ
ーストのダレの影響を受けにくくし、その結果、バンブ
間のピッチが接近している高密度の製品を信鯨性良く、
しかも安価に得ることのできる混成集積回路装置の製造
方法を得ることを目的とする。
たもので、前述のホットプレート通過時に生ずる半田ペ
ーストのダレの影響を受けにくくし、その結果、バンブ
間のピッチが接近している高密度の製品を信鯨性良く、
しかも安価に得ることのできる混成集積回路装置の製造
方法を得ることを目的とする。
この発明にかかる混成集積回路装置の製造方法は、フリ
ップチップに対応する半田ペースト印刷用マスクのバン
ブ部の開口を、対応するバンブの中心に対して隣接する
もの同士が交互にずれていて、半田ペーストのダレによ
り隣接するバンプのペースト同士が融合しにくいように
し、これを用いて混成集積回路装置を製造するようにし
たものである。
ップチップに対応する半田ペースト印刷用マスクのバン
ブ部の開口を、対応するバンブの中心に対して隣接する
もの同士が交互にずれていて、半田ペーストのダレによ
り隣接するバンプのペースト同士が融合しにくいように
し、これを用いて混成集積回路装置を製造するようにし
たものである。
この発明においては、上記のような構成の半田ペースト
印刷用マスクを用いたから、ペースト同士は通常の位置
より離れているため、たとえ半田ペーストにダレが生じ
ても、隣接する半田ペースト同士が融合するということ
はない。
印刷用マスクを用いたから、ペースト同士は通常の位置
より離れているため、たとえ半田ペーストにダレが生じ
ても、隣接する半田ペースト同士が融合するということ
はない。
以下、この発明の一実施例を図について説明する。
本発明の一実施例による混成集積回路装置の製造方法は
、部品構成、使用プロセスは第３図と同様であり、バン
ブ部への半田印刷方法のみが異なっている。第１図（ロ
）は本発明の一実施例による混成集積回路装置の製造方
法において用いる半田ペースト印刷用マスクの平面図を
示し、第１図（ａ）は第３図（６）の半田ペースト９の
印刷後の状態に対応するバンブ部の拡大図を示す。
、部品構成、使用プロセスは第３図と同様であり、バン
ブ部への半田印刷方法のみが異なっている。第１図（ロ
）は本発明の一実施例による混成集積回路装置の製造方
法において用いる半田ペースト印刷用マスクの平面図を
示し、第１図（ａ）は第３図（６）の半田ペースト９の
印刷後の状態に対応するバンブ部の拡大図を示す。
第１図（ロ）に示す半田ペースト印刷用マスク２０は、
１００〜２００μｍ厚のステンレスからなるものであり
、該マスクのバンプ部に対応する開口２１は、これを用
いて半田ペーストの印刷を行うと隣接するバンブ同士の
半田９が第１図（ａ）に示すように交互にずれるように
配置されている。なお、２２はフリップチップ取付電極
３．外部取り出し電極４等に対応する開口である。
１００〜２００μｍ厚のステンレスからなるものであり
、該マスクのバンプ部に対応する開口２１は、これを用
いて半田ペーストの印刷を行うと隣接するバンブ同士の
半田９が第１図（ａ）に示すように交互にずれるように
配置されている。なお、２２はフリップチップ取付電極
３．外部取り出し電極４等に対応する開口である。
本実施例の製造方法は、このような半田ペースト印刷用
マスクを用いるものであり、第３図（６）の状態、即ち
ゴムベルト１０を介してホットプレート１１の上を通過
させる状態において、印刷されている半田ペースト９が
交互にずれており、その結果ペースト同士は通常の位置
より離れているため、たとえ半田ペーストにダレが生じ
ても、第４図のように隣接する半田ペースト同士が融合
するということはない、これを図で説明したのが第２図
である。
マスクを用いるものであり、第３図（６）の状態、即ち
ゴムベルト１０を介してホットプレート１１の上を通過
させる状態において、印刷されている半田ペースト９が
交互にずれており、その結果ペースト同士は通常の位置
より離れているため、たとえ半田ペーストにダレが生じ
ても、第４図のように隣接する半田ペースト同士が融合
するということはない、これを図で説明したのが第２図
である。
第２図（ａ）の状態はバンブ部の温度が十分上がってお
らず、各バンブとも半田ペーストのダレが生じていない
。第２図（ロ）では、ベルトの進行方向Ａからみて、熱
源であるホットプレート１１に最初に近くなる最右列の
各バンブの半田ペースト９にダレが生じてきている。し
かし隣接するバンブの半田は交互にずれているため、ダ
レが生じても従来方式の第４図と異なりペースト同士は
融合しない、第２図（Ｃ）はホットプレート１１が真中
の列のバンブの下に来た状態を示し、この場合真中の列
のバンブにダレが生じてきているが、最右列の各バンブ
の半田ペーストはバンブに形成された半田に吸収融合さ
れて正規の位置に来ている。このように本実施例におい
ては、ホットプレート通過時に生ずる半田ペーストのダ
レの影響を受けにくくなり、ダレが生じてもペースト同
士の融合によるバンブ間のショートを引き起こすことは
なく、しかもバンブ数の増加に対してもこの問題に充分
対応でき、その結果、パン１間のピッチが接近している
高密度の製品を信頼性良く、しかも、安価に得ることが
できるものである。
らず、各バンブとも半田ペーストのダレが生じていない
。第２図（ロ）では、ベルトの進行方向Ａからみて、熱
源であるホットプレート１１に最初に近くなる最右列の
各バンブの半田ペースト９にダレが生じてきている。し
かし隣接するバンブの半田は交互にずれているため、ダ
レが生じても従来方式の第４図と異なりペースト同士は
融合しない、第２図（Ｃ）はホットプレート１１が真中
の列のバンブの下に来た状態を示し、この場合真中の列
のバンブにダレが生じてきているが、最右列の各バンブ
の半田ペーストはバンブに形成された半田に吸収融合さ
れて正規の位置に来ている。このように本実施例におい
ては、ホットプレート通過時に生ずる半田ペーストのダ
レの影響を受けにくくなり、ダレが生じてもペースト同
士の融合によるバンブ間のショートを引き起こすことは
なく、しかもバンブ数の増加に対してもこの問題に充分
対応でき、その結果、パン１間のピッチが接近している
高密度の製品を信頼性良く、しかも、安価に得ることが
できるものである。
（発明の効果〕
以上のように本発明によれば、隣接するバンブへの半田
ペーストの印刷位置を交互にずらすことによってリフロ
ー時の半田ペーストのダレにより起こる、隣接するバン
ブ同士の融合によるショートを防止でき、特に高密度化
による多バンブ小ピッチに対しても該ショートに対する
対応が可能となり、安価な混成集積回路装置を提供でき
る効果がある。
ペーストの印刷位置を交互にずらすことによってリフロ
ー時の半田ペーストのダレにより起こる、隣接するバン
ブ同士の融合によるショートを防止でき、特に高密度化
による多バンブ小ピッチに対しても該ショートに対する
対応が可能となり、安価な混成集積回路装置を提供でき
る効果がある。
第１図（ａ）および（６）は本発明の一実施例において
用いる半田ペースト印刷用マスクを用いてバンブへ半田
ペーストを印刷した状態および該マスクを示す図、第２
図は本発明実施例におけるリフロー時のメカニズム例を
示す図、第３図は従来のフリップチップを用いた混成集
積回路装置の製造方法を示す図であり、第３図（ａ）は
従来のパターン配置例を示す図、第３図（ｂ）はバンブ
部の詳細を示す図、第３図（Ｃ）はフリップチップの概
略を示す図、第３図（ｄ）は半田印刷後の厚膜抵抗基板
を示す図、第３図（ｅ）はフリップチップの仮置き状態
を示す図、第３図（ｆ）は仮置き後の側面図、第３図（
ｇ）はベルトリフロ一方式の概略を示す図、第３図（ハ
）は、リフロー後のフリップチップの側面図、第４図は
従来のりフロー時にダレが発生してショートに至るメカ
ニズムを示す図である。 図において、１は厚膜抵抗基板、２はバンブ取付は電極
、３は搭載部品取付は電極、４は外部取出し用電極、５
は導体、６はオーバーガラス、７はフリップチップＩＣ
，８はバンブ、９は半田ペースト、１０はリフロー用ベ
ルト、１１はホットプレートである。 なお図中同一符号は同−又は相当部分を示す。
用いる半田ペースト印刷用マスクを用いてバンブへ半田
ペーストを印刷した状態および該マスクを示す図、第２
図は本発明実施例におけるリフロー時のメカニズム例を
示す図、第３図は従来のフリップチップを用いた混成集
積回路装置の製造方法を示す図であり、第３図（ａ）は
従来のパターン配置例を示す図、第３図（ｂ）はバンブ
部の詳細を示す図、第３図（Ｃ）はフリップチップの概
略を示す図、第３図（ｄ）は半田印刷後の厚膜抵抗基板
を示す図、第３図（ｅ）はフリップチップの仮置き状態
を示す図、第３図（ｆ）は仮置き後の側面図、第３図（
ｇ）はベルトリフロ一方式の概略を示す図、第３図（ハ
）は、リフロー後のフリップチップの側面図、第４図は
従来のりフロー時にダレが発生してショートに至るメカ
ニズムを示す図である。 図において、１は厚膜抵抗基板、２はバンブ取付は電極
、３は搭載部品取付は電極、４は外部取出し用電極、５
は導体、６はオーバーガラス、７はフリップチップＩＣ
，８はバンブ、９は半田ペースト、１０はリフロー用ベ
ルト、１１はホットプレートである。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１） フリップチップＩＣを用いた混成集積回路装置
を製造する方法において、 フリップチップに対応して長円形状、もしくは変形した
長円形状の開口形状を有し、かつ隣接する開口同士は対
応するバンプの中心に対して交互にずれている半田ペー
スト印刷用マスクを用いて半田ペーストの印刷を行う工
程を含むことを特徴とする混成集積回路装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1071292A JPH02249248A (ja) | 1989-03-22 | 1989-03-22 | 混成集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1071292A JPH02249248A (ja) | 1989-03-22 | 1989-03-22 | 混成集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02249248A true JPH02249248A (ja) | 1990-10-05 |
Family
ID=13456466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1071292A Pending JPH02249248A (ja) | 1989-03-22 | 1989-03-22 | 混成集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02249248A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5478007A (en) * | 1993-04-14 | 1995-12-26 | Amkor Electronics, Inc. | Method for interconnection of integrated circuit chip and substrate |
| US5795818A (en) * | 1996-12-06 | 1998-08-18 | Amkor Technology, Inc. | Integrated circuit chip to substrate interconnection and method |
| JP2016184654A (ja) * | 2015-03-26 | 2016-10-20 | シャープ株式会社 | 半導体素子フリップチップ接合構造体 |
| US9966332B2 (en) | 2012-03-22 | 2018-05-08 | Toyoda Gosei Co., Ltd. | Solid-state device including a conductive bump connected to a metal pattern and method of manufacturing the same |
-
1989
- 1989-03-22 JP JP1071292A patent/JPH02249248A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5478007A (en) * | 1993-04-14 | 1995-12-26 | Amkor Electronics, Inc. | Method for interconnection of integrated circuit chip and substrate |
| US5795818A (en) * | 1996-12-06 | 1998-08-18 | Amkor Technology, Inc. | Integrated circuit chip to substrate interconnection and method |
| US6163463A (en) * | 1996-12-06 | 2000-12-19 | Amkor Technology, Inc. | Integrated circuit chip to substrate interconnection |
| US9966332B2 (en) | 2012-03-22 | 2018-05-08 | Toyoda Gosei Co., Ltd. | Solid-state device including a conductive bump connected to a metal pattern and method of manufacturing the same |
| JP2016184654A (ja) * | 2015-03-26 | 2016-10-20 | シャープ株式会社 | 半導体素子フリップチップ接合構造体 |
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