JPH03136259A - 混成集積回路装置の製造方法 - Google Patents
混成集積回路装置の製造方法Info
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- JPH03136259A JPH03136259A JP1274350A JP27435089A JPH03136259A JP H03136259 A JPH03136259 A JP H03136259A JP 1274350 A JP1274350 A JP 1274350A JP 27435089 A JP27435089 A JP 27435089A JP H03136259 A JPH03136259 A JP H03136259A
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- bumps
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- 229910000679 solder Inorganic materials 0.000 claims abstract description 50
- 238000007639 printing Methods 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims description 13
- 229910001220 stainless steel Inorganic materials 0.000 abstract description 2
- 239000010935 stainless steel Substances 0.000 abstract description 2
- 239000004020 conductor Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000004927 fusion Effects 0.000 description 4
- 238000007665 sagging Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 238000000605 extraction Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
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- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
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- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はフリップチップを用いた混成集積回路装置の製
造方法に関し、特に基板の取付電極への半田ペースト印
刷工程に使用する印刷用マスクの改良に関するものであ
る。
造方法に関し、特に基板の取付電極への半田ペースト印
刷工程に使用する印刷用マスクの改良に関するものであ
る。
第３図は、フリップチップが用いられた混成集積回路装
置を製造する際の従来の工程を示す模式図である。以下
、第３図に基づき従来の製造方法について説明する。
置を製造する際の従来の工程を示す模式図である。以下
、第３図に基づき従来の製造方法について説明する。
まず、第３図（ａ）に示すようなパターンを有する厚膜
抵抗基板ｌを準備する。厚膜抵抗基板１には、バンプ部
と称するバンプ取付電極２．搭載部品取付電極３．外部
取出し用電極４等の電極ランド部分を有する抵抗体等が
パターン形成され、夫々の抵抗体間を結線することによ
り回路が形成されている。
抵抗基板ｌを準備する。厚膜抵抗基板１には、バンプ部
と称するバンプ取付電極２．搭載部品取付電極３．外部
取出し用電極４等の電極ランド部分を有する抵抗体等が
パターン形成され、夫々の抵抗体間を結線することによ
り回路が形成されている。
第３図（ｂ）はバンプ部を拡大して示しており、Ａｇ／
Ｐｄ等の導体５がパターン形成され、ガラス等の絶縁材
料からなる保、５用のコーテイング材であるオーバーガ
ラス６にて導体５は、その一部が露出するように覆われ
ている。なお、この際の導体５の露出寸法、露出ピンチ
は、後述するフリップチップＩＣ７のバンプ８と導体５
とが鏡面対称の関係になるように、所定の値に設定する
。
Ｐｄ等の導体５がパターン形成され、ガラス等の絶縁材
料からなる保、５用のコーテイング材であるオーバーガ
ラス６にて導体５は、その一部が露出するように覆われ
ている。なお、この際の導体５の露出寸法、露出ピンチ
は、後述するフリップチップＩＣ７のバンプ８と導体５
とが鏡面対称の関係になるように、所定の値に設定する
。
第３図（Ｃ）は、厚膜抵抗基板１に取付けるフリップチ
ップＩＣ７の構造図であり、回路形成されたモノリシッ
ク型のフリップチップＩＣ７の取出し電極としてバンプ
８が用いられており、通常このバンプ８には薄い半田層
が被着されている。第３図（ａ）に示す厚膜抵抗基板１
の所望の部分に対して、粉末状にした半田とフラツクス
等の溶剤とを混ぜ合せてペースト状にした半田ペースト
９を印刷する（第３図（ｄ））。
ップＩＣ７の構造図であり、回路形成されたモノリシッ
ク型のフリップチップＩＣ７の取出し電極としてバンプ
８が用いられており、通常このバンプ８には薄い半田層
が被着されている。第３図（ａ）に示す厚膜抵抗基板１
の所望の部分に対して、粉末状にした半田とフラツクス
等の溶剤とを混ぜ合せてペースト状にした半田ペースト
９を印刷する（第３図（ｄ））。
次に、フリップチップＩＣ７のバンプ８が各々のバンプ
取付電極２に合うように、厚膜抵抗基板ｌにフリップチ
ップＩＣ７を仮置きする（第３図（ｅ））。
取付電極２に合うように、厚膜抵抗基板ｌにフリップチ
ップＩＣ７を仮置きする（第３図（ｅ））。
第３図（ｆ）は、仮置き後の部分側面図であり、厚膜抵
抗基板１上に印ｇｌＩされた半田ペースト９の中にハン
プ８が埋込まれている。
抗基板１上に印ｇｌＩされた半田ペースト９の中にハン
プ８が埋込まれている。
このようにされたものを、回転するゴムベルト１０上に
設置する（第３図（ｇ））。ゴムベルト１０の中途には
、半田が再熔融される温度に設定されたホットプレート
１）が設置されている。フリップチップＩＣ７を搭載し
た厚膜抵抗基板１がゴムベルト１０上を搬送されてホッ
トプレー目１の上方を通過する際に、厚膜抵抗基板１は
加熱され、半田ペースト９中の半田が再溶融されて、バ
ンプ８がバンブ取付電極２に半田付けされる。このよう
にして、厚膜抵抗基板ｌにフリップチップＩＣ７が取付
けられる（第３図（ｈ））。なお、このような半田付は
方式はベルトリフロ一方式と称されている。
設置する（第３図（ｇ））。ゴムベルト１０の中途には
、半田が再熔融される温度に設定されたホットプレート
１）が設置されている。フリップチップＩＣ７を搭載し
た厚膜抵抗基板１がゴムベルト１０上を搬送されてホッ
トプレー目１の上方を通過する際に、厚膜抵抗基板１は
加熱され、半田ペースト９中の半田が再溶融されて、バ
ンプ８がバンブ取付電極２に半田付けされる。このよう
にして、厚膜抵抗基板ｌにフリップチップＩＣ７が取付
けられる（第３図（ｈ））。なお、このような半田付は
方式はベルトリフロ一方式と称されている。
第４図は、上述した製造方法におけるゴムベル）１０上
の搬送工程での半田ペースト９の形状の時系列変化を示
す模式図であり、図において矢符は搬送方向を示す。ホ
ットプレート１）からの加熱により、半田ペースト９中
の半田は再？容融される。
の搬送工程での半田ペースト９の形状の時系列変化を示
す模式図であり、図において矢符は搬送方向を示す。ホ
ットプレート１）からの加熱により、半田ペースト９中
の半田は再？容融される。
この際、半田ペースト９にダレが発生するが、このダレ
はホットプレート１）から等距離にある隣合うバンプ８
にて一斉に発生するので、隣合う半田ペースト９同士が
融合する（第４図（ｂ））。この結果、隣合うバンプ８
間においてショートが生じる（第４図（Ｃ））という問
題点があった。
はホットプレート１）から等距離にある隣合うバンプ８
にて一斉に発生するので、隣合う半田ペースト９同士が
融合する（第４図（ｂ））。この結果、隣合うバンプ８
間においてショートが生じる（第４図（Ｃ））という問
題点があった。
そしてこのような隣合うペースト同土間の融合の確率は
、フリップチップＩＣ７の高密度化が進んで３０〜６０
バンブとなってバンプ間ピンチが小さくなるにつれて、
非常に高くなり、このような場合には混成集積回路装置
の生産が困難であるという問題点があった。
、フリップチップＩＣ７の高密度化が進んで３０〜６０
バンブとなってバンプ間ピンチが小さくなるにつれて、
非常に高くなり、このような場合には混成集積回路装置
の生産が困難であるという問題点があった。
本発明はかかる事情に鑑みてなされたものであり、隣合
うペースト同土間の融合の確率を低減でき、この結果、
バンプ間ピッチが小さなフリ・ノブチップを用いた混成
集積回路装置を信頼性良く製造することができる混成集
積回路装置の製造方法を提供することを目的とする。
うペースト同土間の融合の確率を低減でき、この結果、
バンプ間ピッチが小さなフリ・ノブチップを用いた混成
集積回路装置を信頼性良く製造することができる混成集
積回路装置の製造方法を提供することを目的とする。
本発明に係る混成集積回路装置の製造方法は、バンプ取
付電極に半田ペーストを印刷する際に、フリップチップ
のバンプに対応する開口の形状が非円形であり、しかも
隣合う開口の形状は対応するハンプの中心に対して向き
が異なっているような印刷用マスクを使用することを特
徴とする。
付電極に半田ペーストを印刷する際に、フリップチップ
のバンプに対応する開口の形状が非円形であり、しかも
隣合う開口の形状は対応するハンプの中心に対して向き
が異なっているような印刷用マスクを使用することを特
徴とする。
本発明の製造方法にあっては、非円形の開口を有し、し
かも隣合う開口の形状は向きが異なっているような印刷
用マスクを使用して、バンプ取付電極に半田ペーストを
印刷する。そうすると、隣合う半田ペースト間の最短距
離が従来に比べて長くなり、半田ペーストにダレが生じ
ても隣合う半田ペースト同士が融合することはない。
かも隣合う開口の形状は向きが異なっているような印刷
用マスクを使用して、バンプ取付電極に半田ペーストを
印刷する。そうすると、隣合う半田ペースト間の最短距
離が従来に比べて長くなり、半田ペーストにダレが生じ
ても隣合う半田ペースト同士が融合することはない。
以下、本発明をその実施例を示す図面に基づいて具体的
に説明する。
に説明する。
本発明に係る混成集積回路装置の製造方法において、用
いる素材の構成及び製造工程の大要は前述した従来の製
造方法と同様であり、バンプ取付電極２への半田ペース
ト９の印刷方法が異なっている。
いる素材の構成及び製造工程の大要は前述した従来の製
造方法と同様であり、バンプ取付電極２への半田ペース
ト９の印刷方法が異なっている。
第１図は、本発明の製造方法において使用する半田ペー
スト印刷用のマスク２０の平面図であり、マスク２０は
厚さ１００〜２００１のステンレス製であり、このマス
ク２０には、厚膜抵抗基板１のハンプ取付電極２に対応
させて、製形の開口２１が複数個形成されている。また
、隣合う開口２１について、対応するバンプの中心に対
して製形の方向性がずれるように、各開口２１の形状が
決定されている。
スト印刷用のマスク２０の平面図であり、マスク２０は
厚さ１００〜２００１のステンレス製であり、このマス
ク２０には、厚膜抵抗基板１のハンプ取付電極２に対応
させて、製形の開口２１が複数個形成されている。また
、隣合う開口２１について、対応するバンプの中心に対
して製形の方向性がずれるように、各開口２１の形状が
決定されている。
またマスク２０には、搭載部品取付電極３．外部取出し
用電極４等に対応する開口２２が形成されている。
用電極４等に対応する開口２２が形成されている。
次に、本発明における具体的な製造方法について説明す
る。
る。
まず、第３図（ａｌに示すようなパターンを有する厚膜
抵抗基板１を準備し、第３図（ｂ）に示すように、導体
５をパターン形成し、導体５の一部を露出させて、オー
バーガラス６にて導体５を覆う。厚膜抵抗基板１の所望
の部分に、第１図に示すマスク２０を用いて、第３図（
ｄ）に示すように半田ペースト９を印刷する。このよう
にマスク２０を用いて半田ペースト９を印刷することに
より、後述するように（第２図（ａ）参照）半田ペース
ト９は製形となり、隣合う半田ペースト９間の最短距離
は従来の円形をなす場合に比べて長くなる。
抵抗基板１を準備し、第３図（ｂ）に示すように、導体
５をパターン形成し、導体５の一部を露出させて、オー
バーガラス６にて導体５を覆う。厚膜抵抗基板１の所望
の部分に、第１図に示すマスク２０を用いて、第３図（
ｄ）に示すように半田ペースト９を印刷する。このよう
にマスク２０を用いて半田ペースト９を印刷することに
より、後述するように（第２図（ａ）参照）半田ペース
ト９は製形となり、隣合う半田ペースト９間の最短距離
は従来の円形をなす場合に比べて長くなる。
次に、第３図（Ｃ）に示すようなフリップチップＩＣ７
のハンプ８が各々のバンプ取付電極２に合うように、第
３図（ｅ）に示す如く、厚膜抵抗基板１にフリップチッ
プＩＣ７を仮置きする。このようにされたものを、中途
にホットプレート１）が設置されているゴムベルト１０
上に第３図（ｇ）に示す如く設置する。フリップチップ
ＩＣ７を搭載した厚膜抵抗基板１がゴムベルト１０上を
搬送されてホットプレート１）上を通過すると、厚膜抵
抗基板ｌは加熱され、半田ペースト９中の半田が再溶融
されて、厚膜抵抗基板ｌとフリップチップＩＣ７とが第
３図（ｈ）に示すように半田付けされる。
のハンプ８が各々のバンプ取付電極２に合うように、第
３図（ｅ）に示す如く、厚膜抵抗基板１にフリップチッ
プＩＣ７を仮置きする。このようにされたものを、中途
にホットプレート１）が設置されているゴムベルト１０
上に第３図（ｇ）に示す如く設置する。フリップチップ
ＩＣ７を搭載した厚膜抵抗基板１がゴムベルト１０上を
搬送されてホットプレート１）上を通過すると、厚膜抵
抗基板ｌは加熱され、半田ペースト９中の半田が再溶融
されて、厚膜抵抗基板ｌとフリップチップＩＣ７とが第
３図（ｈ）に示すように半田付けされる。
第２図は、この搬送工程時における半田ペースト９の形
状の時系列変化を示す模式図であり、図中矢符は搬送方
向を示す。第２図ｆａｌに示す状態では、バンプ部の温
度が十分に上がっておらず、各半田ペースト９は印刷時
の形状（製形）のままであり、ダレは発生していない。
状の時系列変化を示す模式図であり、図中矢符は搬送方
向を示す。第２図ｆａｌに示す状態では、バンプ部の温
度が十分に上がっておらず、各半田ペースト９は印刷時
の形状（製形）のままであり、ダレは発生していない。
第２図（ｂ）に示す状態では、ホントプレー目ｌに一番
早く近接する最右列の各半田ペースト９にダレが発生し
ている。
早く近接する最右列の各半田ペースト９にダレが発生し
ている。
ところが従来に比べて隣合う半田ペースト９間の最短距
離は長いので、ダレが発生しても従来例（第４図参照）
とは異なり、隣合う半田ペースト９同士が融合すること
はない。第２図（Ｃ１に示す状態では、中央の下方にホ
ントプレート１）が位置しており、中央の列の各半田ペ
ースト９にダレは発生しているが半田ペースト９同士に
て融合は起こっておらず、また最右列の各半田ペースト
９は各バンプ８に被着された半田層に吸収融合されて正
規の位置になっている。
離は長いので、ダレが発生しても従来例（第４図参照）
とは異なり、隣合う半田ペースト９同士が融合すること
はない。第２図（Ｃ１に示す状態では、中央の下方にホ
ントプレート１）が位置しており、中央の列の各半田ペ
ースト９にダレは発生しているが半田ペースト９同士に
て融合は起こっておらず、また最右列の各半田ペースト
９は各バンプ８に被着された半田層に吸収融合されて正
規の位置になっている。
以上のように、本発明ではホットプレート１）による加
熱にて発生する！゛しの影古が少なくなるので、ダレが
発生しても隣合う半田ペースト９同士の融合は起こらず
、パン１８間のショートは生じない。また本発明では、
バンプ数の増加にも対処できるので、バンプ間ピッチが
小さい高密度なフリップチップを用いた混合集積回路装
置を信顛性良くしかも安価に製造することが可能となる
。
熱にて発生する！゛しの影古が少なくなるので、ダレが
発生しても隣合う半田ペースト９同士の融合は起こらず
、パン１８間のショートは生じない。また本発明では、
バンプ数の増加にも対処できるので、バンプ間ピッチが
小さい高密度なフリップチップを用いた混合集積回路装
置を信顛性良くしかも安価に製造することが可能となる
。
なお、本実施例では半田ペースト印刷用のマスク２０に
形成される開口の形状を製形としたが、半田ペースト同
士の融合を生じさせないならば、他の非円形状であって
もよく、また隣合う開口の形状の方向性のずれは特に限
定されることはなく、半田ペースト同士の融合が生じな
いようにずれていれば良い。
形成される開口の形状を製形としたが、半田ペースト同
士の融合を生じさせないならば、他の非円形状であって
もよく、また隣合う開口の形状の方向性のずれは特に限
定されることはなく、半田ペースト同士の融合が生じな
いようにずれていれば良い。
また本実施例ではフリップチップＩＣについて説明した
が、トランシスタフリフブチツブについても本発明は適
用できる。
が、トランシスタフリフブチツブについても本発明は適
用できる。
以上詳述した如く本発明では、非円形をなす開口を有し
、しかも隣合う開口の形状がずれているようなマスクを
使用して、半田ペーストを印刷することにしたので、高
密度化に伴って小ピツチの多数バンプを有するフリップ
チップを基板に取付ける場合にあっても、隣合う半田ペ
ースト同士の融合は生じず、隣合うバンプ間のショート
を防止でき、高密度な混成集積回路装置を精度良く製造
できる等、本発明は優れた効果を奏する。
、しかも隣合う開口の形状がずれているようなマスクを
使用して、半田ペーストを印刷することにしたので、高
密度化に伴って小ピツチの多数バンプを有するフリップ
チップを基板に取付ける場合にあっても、隣合う半田ペ
ースト同士の融合は生じず、隣合うバンプ間のショート
を防止でき、高密度な混成集積回路装置を精度良く製造
できる等、本発明は優れた効果を奏する。
第１図は本発明に係る混成集積回路装置の製造方法に使
用するマスクの平面図、第２図は本発明の製造方法にお
いて加熱に伴う半田ペーストの形状変化を示す模式図、
第３図は従来の混成集積回路装置の製造工程を示す模式
図、第４図は従来の製造方法において加熱に伴う半田ペ
ーストの形状変化を示す模式図である。 １・・・厚膜抵抗基板 ２・・・バンプ取付電極７・・
・フリップチップＩＣ８・・・ノ〈ンプ ９・・・半田
ペースト ２０・・・マスク ２１・・・開口なお、図
中、同一符号は同一、又は相当部分を示す。
用するマスクの平面図、第２図は本発明の製造方法にお
いて加熱に伴う半田ペーストの形状変化を示す模式図、
第３図は従来の混成集積回路装置の製造工程を示す模式
図、第４図は従来の製造方法において加熱に伴う半田ペ
ーストの形状変化を示す模式図である。 １・・・厚膜抵抗基板 ２・・・バンプ取付電極７・・
・フリップチップＩＣ８・・・ノ〈ンプ ９・・・半田
ペースト ２０・・・マスク ２１・・・開口なお、図
中、同一符号は同一、又は相当部分を示す。
Claims (1)
- （１）フリップチップの各バンプが半田付けされる基板
の各電極に半田ペーストを印刷する工程を有する混成集
積回路装置の製造方法において、 前記工程にあって、前記バンプの位置に対 応した非円形の複数の開口を有し、隣合う開口の形状は
対応するバンプの中心に対してずれている印刷用マスク
を用いることを特徴とする混成集積回路装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1274350A JPH03136259A (ja) | 1989-10-20 | 1989-10-20 | 混成集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1274350A JPH03136259A (ja) | 1989-10-20 | 1989-10-20 | 混成集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03136259A true JPH03136259A (ja) | 1991-06-11 |
Family
ID=17540434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1274350A Pending JPH03136259A (ja) | 1989-10-20 | 1989-10-20 | 混成集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03136259A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014164813A (ja) * | 2013-02-21 | 2014-09-08 | Hamamatsu Photonics Kk | 光検出ユニット |
-
1989
- 1989-10-20 JP JP1274350A patent/JPH03136259A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014164813A (ja) * | 2013-02-21 | 2014-09-08 | Hamamatsu Photonics Kk | 光検出ユニット |
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