JPH02244659A - 半導体デバイス製造方法 - Google Patents

半導体デバイス製造方法

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JPH02244659A
JPH02244659A JP1253684A JP25368489A JPH02244659A JP H02244659 A JPH02244659 A JP H02244659A JP 1253684 A JP1253684 A JP 1253684A JP 25368489 A JP25368489 A JP 25368489A JP H02244659 A JPH02244659 A JP H02244659A
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sheet
semiconductor device
adhered
manufacturing
semiconductor
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Robert James Foulger
ロバート　ジェイムズ　フォールガー
Robinson Simon
シモン　ロビンソン
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Marconi Electronic Devices Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 イ、産業上の利用分野 この発明は半導体デバ・イスに関し、特にそれらを製造
する方法に関する。特に、高性能仕様が満足されること
を要求するような若干の応用例に対して、半導体素子は
〕・−メチツクシールパッケージにマウントされる。
口、従来の技術 そのようなパッケージは従来の非ハーメチックパッケー
ジに比較してぐより複雑であり、高価であυ、そしてこ
れまでに大規模に取入れられたことはなかった。さらに
、以前に利用されたハーメチックパッケージの本質は、
それらを大規模生産するには適していなかった。
ハ４作用 本発明は半導体装置を製造する改良方法を提供しようと
するものである。
この発明によると、半導体装置を製造する方法は、グリ
ーン状態セラミックの第１シート上に導電トラックのパ
ターン金形成する段階と、不活性絶縁材料の第２シート
に複数の開口を形成する段階と、この２枚のシートを高
温で焼成することによって共に接着させて、空洞アレー
を形成する段階と、そして接着されたシートを、各々が
１．半導体素子を封入している空洞を含む部分に分割で
きるように、アレーの各空洞に半導体素子をマウントす
る段階とを含んでいる。
実際には、この２枚のシートは同じ厚さにすることがで
きて、代表的には、シートの厚さは約Ｑ、５ｓｍである
ので、結果的に形成されたパッケージは非常に薄くなる
ことができる。第２シートもまた、グリーン状態セラミ
ックであることが望ましい。ダイオードのような半導体
素子を、共通シートにおける空洞アレーにマウントする
ことによって、半導体素子の対応アレーは自動的に、素
早くかつ、テストグローブに関して素子ｔ−個別に位置
ぎめする必要なしに確実に、試験することができる。さ
らに、素子はそれらのパッケージにおける本来の位置で
試験されるので、パッケージの接点部分への電気的接続
の統合性も同時に試験することができる。
試験後、各空洞をシールするふたが加えられて、ハーメ
チックシール容器を生成する。このふたはもう１枚のセ
ラミック層であっても、あるいは例えば、薄い金属プレ
ートであってもよい。アレーは次に、数多くの別々のデ
バイスに分割され（すなわち「ダイスされる」）、その
各々は、中に電気的かつ機械的に半導体素子をマウント
されたパッケージから成る。
外部の電気的接点は、例えば、各空洞内にある導電トラ
ックに電気的に接続するように、各デバイスの第１シー
トの外縁に形成されることが望ましい。これらの接点を
アレーがダイスされる前に構成できるように、それらは
第１シートを通って延びる小さい開口内に形成され、各
開口は、アレーがダイスされる際に２つの部分に分けら
れる。このことは、！気的接点が全体のパッケージ輪郭
内にあるという利点がめり、従ってその寸法を増加させ
ることはない。
そのようなプロセスによって、高信頼度半導体バッグー
・ジが有効に、かつ経済的に大量に処理され得る。
二、実施例 次に、本発明の実施例について、図面を参照して説明す
る。
本発明による半導体デバイスの一例は、絶縁基板上にマ
ウントされて空洞内に位置ぎめされ、この空洞は次いで
ふたによってシールされて、ハーメチックシールされた
小室を形成することができる、ダイオードあるいはトラ
ンジスタのような半導体素子から成る。
図面によれば、このデバイスは、巾に長方形開口３から
成る規則的アｔ／−を形成されたセラミック材料の第２
シートを搭載する、セラミック材料の基板シート１から
成っている。１および２０両シートは、各開口３に関連
する小孔のパターンを有している。基板シート１は、特
定ｓｍ領域５．　＜５．７においてメタライゼーション
パターンを備えておシ、これら領域は、導電側壁を有す
る孔４１，４２．４３に連結している。
そのようなデバイスを製造する方法は次の通シである。
約α５ｍの厚さを有する、グリーン状態ガラスセラミッ
クの大型シート１はレーザカットされる、すなわち孔を
開けられて、小さい孔４のパターンを形成する。これら
の孔４は正確に円形ではなく、約０．６瓢の断面積を有
するやや楕円形となっている。この層１の上に、例えば
厚膜インクのスクリーン印刷によって、導電コーティン
グが形成され、従って導を領域５．６および７を有する
必要パターンを生成する。
孔４の同様なパターンが第２シート２に形成されるが、
この第２シートもまた、約０．５餌の厚さを有するグリ
ーン状態ガラスセラミックのシートとなっている。さら
に、長方形開口３の規則的アレーがシート２に形成され
る。これらの２層１および２は位置合わせされ、そして
圧力を加えられながら８００℃と９００℃間の温度で焼
成されて、グリーン状態セラミックを硬化し、そして２
層を融合して両層間で強力に接着する。
第２シート２は導電性インクならびにシート１と気密接
着する。基本的に、第２シートはセラミック材料の代勺
に、ガラスプリフォームあるいは同種のものから形成す
ることもできる。若干の孔４は領域５．６．７と連結さ
れ、化して孔の全部、例えば４１，４．２．４３はニッ
ケル／金すなわちソルダ９のようなもので被覆さｊてい
ることが分るであろう、そし２て真空プロセスが通常、
利用されて溶解したソルダの容器から孔の中にソルダを
汲み入する。
次いで、半導体成分すなわち素子１０は各空洞３内にマ
ウントされ、そして素子１０は代表的には、中央導電領
域６に接着される。短かい金線１１あるいは同種のもの
によって、導電領域５および７に追加の電気的接続が行
なわれ、これらの金線等は半導体素子１０および領域５
と７に接着される。。
半導体素子の高さは代表的に約２００μ（α２ｍ）であ
り、従ってそれはシート２の厚さ内に容易に含まれる。
半導体素子１０が各空洞３内にマウントされる場合、そ
のように形成された半導体デバイスは、試験目的で電気
的接Ｍを行なう手段として、メツキされた孔４１，４２
．４３を利用して容易に、かつ確実に試験されることが
できる。この段では、どんな歪みを生ずる半導体素子も
マークされることができて、後段において放棄される。
空洞が大型の規則的アレーに形成される場合、自動歩進
テスタを使用することができるので、多数のデバイスの
試験は大いに促進される。
試験後、ふた８はシート２の上を置かれ、そしてシート
２とハーメチックシールされ、よって個別にシールされ
た空洞のアレーを形成する。
ふた８はセラミック、金属あるいはガラスであることが
でき、そして高温プロセスは半導体素子に損害を与える
おそれがあるので、例えば３５０°をかなり下まわる低
温接着がそれを接着するのに使用される。実際には、ふ
た８は、各空洞を包囲する前取て形成され喪メタライズ
縁にはんだづけされている金属グレートになりゃすい。
ふ九の取付けは空洞を埋めている不活性雰囲気中で行な
われる。
半導体デバイスのアレーは、孔４の中心線に沿って全部
の３層を切り進むレーザあるいはダイヤモンド鋸を使用
して、個別素子に分割される、すなわちダイスされる。
よって孔の凹形導電性表面は露出され、そしてこれらは
、そのような半導体デバイスが上に表面マウントされ得
る印刷回路板あるいは同種のものに電気的接続をする手
段として使用される。
【図面の簡単な説明】
第１図は半導体デバイスの平面図、および第２図は略斜
視図でおる。 図中、１と２はセラミックシート、３は開口、４は孔、
５，６．７は導電領域、８はふた、９はンルダ、１０は
半導体素子をそれぞれ示す。

Claims (13)

    【特許請求の範囲】
  1. （１）半導体デバイスを製造する方法であつて、グリー
    ン状態セラミックの第１シートに導電トラックのパター
    ンを形成する段階と、不活性絶縁材料の第２シートに複
    数の開口を形成する段階と、高温で焼成することによつ
    て２枚のシートを共に接着して空洞アレーを形成する段
    階と、そしてこの接着されたシートが次いで、その各各
    が半導体素子を封入している空洞を含む部分に分割され
    ることができるように、アレーの各空洞に半導体素子を
    マウントする段階、とから成ることを特徴とする前記半
    導体デバイス製造方法。
  2. （２）請求項（１）記載の方法において、前記第２シー
    トもまた、グリーン状態セラミックであることを特徴と
    する前記半導体デバイス製造方法。
  3. （３）請求項（１）あるいは（２）記載の方法において
    、２枚のシートは同じ厚さであることを特徴とする前記
    半導体デバイス製造方法。
  4. （４）請求項（１）、（２）あるいは（３）記載の方法
    において、前記第２シートは各開口を包囲する孔のパタ
    ーンを具備していることを特徴とする前記半導体デバイ
    ス製造方法。
  5. （５）請求項（４）記載の方法において、前記第１シー
    トは、２枚のシートが共に接着された場合に、第２シー
    トの孔に位置合わせされた対応する孔のパターンを具備
    していることを特徴とする前記半導体デバイス製造方法
    。
  6. （６）請求項（５）記載の方法において、前記第１シー
    トの孔は導電材料で被覆されていることを特徴とする前
    記半導体製造方法。
  7. （７）請求項（６）記載の方法において、導電材料はソ
    ルダであることを特徴とする前記半導体デバイス製造方
    法。
  8. （８）前述の請求項のいずれか１項記載の方法において
    、前記導電トラックは導電性インクから形成されている
    ことを特徴とする前記半導体デバイス製造方法。
  9. （９）前述の請求項のいずれか１項記載の方法において
    、半導体素子は前記導電トラックに接着されていること
    を特徴とする前記半導体デバイス製造方法。
  10. （１０）請求項（９）記載の方法において、半導体素子
    の高さは前記第２シートの厚さのそれより事実上小さい
    ことを特徴とする前記半導体デバイス製造方法。
  11. （１１）前述の請求項のいずれか１項記載の方法におい
    て、半導体素子は、それらがアレーとしての各自の空洞
    に取付けられた後、電気的に試験されることを特徴とす
    る前記半導体デバイス製造方法。
  12. （１２）請求項（１１）記載の方法において、電気的試
    験に続いて全空洞は、前記第２シートに接着されて密接
    にハーメチックシールされた空洞を形成する共通のふた
    によつて、閉鎖されることを特徴とする前記半導体デバ
    イス製造方法。
  13. （１３）請求項（１２）記載の方法において、ふたの取
    付けに続いて、シートはダイスされて複数の別々の電気
    的デバイスを形成することを特徴とする前記半導体デバ
    イス製造方法。
JP1253684A 1988-09-30 1989-09-28 半導体デバイス製造方法 Pending JPH02244659A (ja)

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GB8822962A GB2223354B (en) 1988-09-30 1988-09-30 Semiconductor devices
GB8822962.0 1988-09-30

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DE (1) DE3931996A1 (ja)
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