JPH10501656A - 半導体デバイス及びその量産方法 - Google Patents

半導体デバイス及びその量産方法

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JPH10501656A JP5514827A JP51482793A JPH10501656A JP H10501656 A JPH10501656 A JP H10501656A JP 5514827 A JP5514827 A JP 5514827A JP 51482793 A JP51482793 A JP 51482793A JP H10501656 A JPH10501656 A JP H10501656A
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Abstract

(57)【要約】 半導体デバイスが、デバイスのパッケージの底部分を形成する半導体基板と、デバイスの上部または蓋部分を形成するセラミックプレートを含む。基板が、その上側表面上に、当該基板の外側エッジに沿って電極と間隔をあけて配置された金属層を備えている。セラミックプレートが、その下側面上に外側エッジに沿って配置された銅泊を備え、該銅泊は基板金属層に重ねて接着される。セラミックプレートは、それを貫通する開口を備え、該開口はパッケージの内側で銅泊によってシールされ、ホイルは各々基板電極の1つと接着される。製造方法においては、積層接続蓋のアレイと積層接続基板のアレイとを形成し、各アレイは上述した層及びホイルを含み、前記アレイを互いに接着してデバイスのアレイを形成し、相互接着アレイを切断して個々のデバイスを形成する。

Description

【発明の詳細な説明】 半導体デバイス及びその量産方法 発明の背景 この発明は半導体デバイスに関し、特に、その組立及びパッケージングに関す る。 例えばパワーデバイスのような半導体デバイスは、一般に、パッケージに収納 された半導体チップと、そのチップの表面上の電極と、そのチップから延びるタ ーミナルリードに接続するためのコネクターとを含む。 米国特許第5,028,987号には、本発明が利用されるタイプの半導体デ バイスの一従来例が示されており、この特許の主題は本出願において参照される 。 この発明において、パッケージは、半導体チップがその内側の底に接続される カップ形のベースと、ベースの内壁に接続されるセラミック製の開放蓋と、チッ プ上の電極に接続され、チップから直接蓋の開口を通って延び、デバイス端子と して機能するターミナルリードとを含んでいる。 本出願人によって、1992年1月21日に出願された、同時係属出願(半導 体デバイス及びその組立方法)においては、この発明の1つに類似したデバイス が記載されているが、それは、チップ電極に接続されたターミナルリードに代え て、セラミック製の蓋の内面に接続された薄い金属ホイルが使用されている。こ の金属ホイルは蓋の開口の底穴の下に配置され密閉し、また、上に配置されてチ ップ電極に直接接続される。デバイス電極への外部電気的接続は、開口及び電気 接点に延びるターミナルリード及びその下に配置されたホイルによって達成され る。このように、デバイスは、ベースの底壁と蓋の内壁との間に固く挟まれ、非 常に強く、小さく、パッケージの上方及び下方の表面からの放熱するための熱伝 導率に優れているという特徴を有するチップを備えている。 本発明は、以上のように述べたデバイスよりも更に優れたデバイスを提供する ものである。 発明の概要 半導体デバイスは、その表面に電極を備えたタイプとして一般に知られている 半導体基板を備えている。基板は、従来のものより大きく、基板の外表面上のエ ッジ及び基板全体に配置された接着性の材料を含む。この接着剤は電極から離れ て配置される。基板は、デバイスパッケージの底部分を含む。 パッケージの上部は、その底面に接続された金属層を含むセラミック製の開口 蓋を含む。金属ホイルのようないくつかの金属層は、蓋の開口の下に配置され密 閉し、上に配置され基板表面電極と直接接続される。他の金属層歯、蓋の底面の 周辺辺りに延び、基板の周辺の接着可能な金属と接続される。ターミナルリード は、蓋開口に延び、下敷きホイルと接続され得る。 本発明に係るデバイスの製造方法においては、開口の集積アレイを含むセラミ ックウエハー組立体と、電極化された基板の集積アレイを含む半導体ウエハー組 立体と接触した金属層蓋とを収納する工程を含む。この基板は、更に、好ましく は基板電極と同一厚さの接着性金属層を含む。各蓋は、それぞれの基板と正確に 位置合わせされ、すべての蓋はその上に金属層を備え、すべての基板に同時に接 着される。これらの互いに接着された組立体は、個々の接着デバイスを得るため に、切断される。 以後に示す1つの実施例においては、セラミックウエハー組立体はあらかじめ 切断され、金属ホイルの薄板によって単独で保持される。このようにすることに より、以後に示すように、両者の熱膨張係数の相違による問題が防止される。 図面の説明 図1は、本発明に係る半導体デバイスの平面図を示す。 図2は、図1の2−2線における断面図を示す。 図3は、縮小図であり、図1及び図2に示したデバイスの蓋部分の底面または 内部を示す平面図を示す。 図4は、デバイスの半導体基板の上表面の平面図である。 図5は、図3に類似するが、蓋のセラミックウエハー組立体を示す。 図6は、図5に示したセラミックウエハー組立体の逆の表面(外面)を示す。 図7は、図4に類似するが、基板の半導体ウエハー組立体を示す。 図8及びず9は、それぞれ図1及び図2に類似し、本発明の他の実施例を示す 。 発明の好ましい実施例の説明 本発明に係る個々の半導体デバイス10が図1から図4に示されている。 デバイス10は、デバイスパッケージの底部分を形成する半導体基板12と、 上部分を形成するセラミック蓋16とを備えている。基板12の周辺部分18( 図2)を除き、基板としては、例えば本実施例においてはサイリスタのような周 知の半導体デバイスを含む種々のドープ部分を含んだ従来のものを使用できる。 基板12の部分を決める半導体デバイスの能動部分は、全て基板の中央セクショ ン20(図2)の中に形成される。サイリスタのアノード及びゲート電極24は 基板の上表面28に配置され、カソード電極26は基板下面に配置される。 これらの電極は、どのように組み立てられるかによって、例えば、接着性金属 がコーティングされたドープト・ポリクリスタリン・シリコンを含むことができ る。 従来の手法からの発展として、基板12は中央セクション20を越えて良好に 延びる周辺部分18を有する。例えば、基板12の厚みが0.4mmで、方形の 中央セクション20のサイズが10x12mmで、周辺部分18の幅が1.2m mに設定される。接着性金属層32は、基板の上表面28上の周辺部分18の外 縁に沿って配置される。好ましくは、層32は電極24と同一の素材及び厚みを 持ち、同時に形成される。電極24と層32の形成に際しては、周知の配置及び パターン工程が用いられる。 層32はデバイスパッケージの外表面を形成し、従って、パッケージの外表面 と内部電極24との電気的絶縁を行い、本実施例においては、例えば層32は電 極24に対して0.6mmの間隔を持って配置されている。 デバイスパッケージ14の蓋16は、複数の開口36を有する周知の材料、例 えば、アルミナ・シリコン・ニトロイドの平板34を備えている。多数の金属層 がセラミック板の表面に接着される。そして、例えばアルミニウムのような種々 の金属が、例えば、本実施例においては、スパッタリングによってセラミック板 に接着形成されても良く、セラミック板上の全ての金属層は厚さ0.12mmの 銅箔を含む。銅箔のセラミック板への形成技術に関しては、上述した米国特許第 5,028,987号に引用された参考文献に記載され、周知である。 セラミックプレートの縁42に全体に沿って延びるホイル40が、該プレート の下表面38(図2)に接着され、追加のホイル44(図3)は各々開口36の 各々の底穴を通って延びる。ホイル44は、開口36をデバイスパッケージの内 側に対して密閉する。 蓋16のエッジホイル40は基板12の接着性金属層32を覆い接着される。 3つの蓋ホイル44の各々は、各々の基板電極24に対して位置決めされて接着 される。3つのホイル48(図1)はセラミックプレート34の上表面46に接 着され、各々が開口36の1つの周辺に配置される。ホイル48の個々は、対応 する開口と位置決めされた穴を有する。 この実施例においては、3つのターミナルリード50(1つの水1及び図2に 示す)、例えば、銅製のピンが開口の1つの中に各々延び、開口の下に敷かれた ホイル44の露出面に接着される。これらのリード50は、又、プレート34の 上表面上のホイル48とも接続される。好ましくは、リード50はホイル44、 48に対して半田付けされる。 一方、図示しないが、ターミナルリード50は省略され、リード無しデバイス の使用においては、その上にデバイスが設置される、ターミナルボードから突出 するターミナルリードのようなものが、開口36の中に延び、内部ホイル44と 電気的に接続される。このようなリード無しデバイスにおいては、上ホイル48 は省略される。上述した米国特許第5,028,987号に示された周知の種々 のデバイスと比較すると、本発明のデバイスは、ターミナルリードを備えていて もいなくても、半導体基板を内蔵する分離したパッケージ部分を含まず、従って 、少ない部品で低コストになる。蓋16が基板12に直接接続されているため、 非常に小さく強いデバイスが提供できる。また、蓋の基板への直接接続により、 パ ッケージ14の上部を通って優れた熱伝導パスが形成される。従って、実用にお いては、上部及び下部のヒートシンクを使用することにより、熱がパッケージの 上面及び底面の両方から放出されることになる。 デバイス10の組立工程において、図3に示された個々の蓋16及び図4に示 された個々の基板12は、周知の手段によって形成され、これらの蓋及び基板は 互いに、半田付け、熱圧着、金・アルミニウム反応接着等の従来の方法によって 接着され得る。金・アルミニウム反応接着としては、金の薄膜が蓋ホイル40及 び44の底面に配置し、基板の電極24と接着層32としては、アルミニウムま たは他の金属、例えば、アルミニウム薄膜によってカバーされた上述したドープ ト・ポリクリスタリン・シリコン等が使用される。 本発明の特徴は、これらがバッチ処理を用いて低コストで組み立てられるとい うことにある。これは、図5から図7に示されている。 図5及び図6は、積層接続された蓋16のアレイを含むセラミックウエハー組 立体50の上部及び下部表面を示す。個々の蓋16は基板12に接着されて完全 になる、各蓋16はそれを通過する開口36及びそこに接着されるセラミックホ イル40及び44を含む。本発明の実施例においては、組み立てられるデバイス はリード無しタイプ(すなわち、図1及び図2に示されたリード50を含まない )であり、(図1のホイル48のような)ホイルが蓋16の上表面に備えられて いない。リード16は、波線52で示すように、近接するリード16と、スペー ス52を持って行、列に位置決めされる。 セラミックウエハー組立体50の製造において、セラミックの穴付きプレート は周知の手段によって形成され、薄い銅箔がセラミックプレートの1つの主面に 直接接着される。そして、周知のホトリソグラフィック技術によって、図5に示 すように、ホイルは個々のホイル40及び44にパターンニングされる。もし、 組み立てられている半導体デバイスがリード50(図1)を含むタイプであれば 、セラミックプレートの他の主面に直接接着され、図1のホイル48に対応する ホイル48の反復パターン(図示せず)が同様にパターンニングされる。 図5は、セラミックプレートのそこ面38上の蓋周辺接着層40が、個々の蓋 16を囲む連続層または薄板を含む様子が示されている。この利点は、少なくと もある程度は以後に示す。 図7には、積層接続基板12のアレイを含む半導体ウエハー組立体60の上表 面28が示されている。この組立体の底面は、単に底面全体を覆う連続電極26 を含んでいるだけであるため図示しない。 組立体60に含まれた各基板12は、蓋16に接続されて準備が完了する。従 って、各基板12は基板の表面28に、必要な半導体デバイス特性、電極24及 び26、接着性周辺層32を形成するドープト領域を含んでいる。又、蓋16と 同様に、個々の基板12の間にはスペース52が形成される。半導体基板のアレ イを含む半導体ウエハーの製造に関しては、周知であるため、ここでは述べない 。すでに述べたように、周辺接着層32は、好ましくは電極24と同一材質であ り、電極と同一プロセスで同時に形成される。2つの組立体50及び60は、そ の後、蓋と基板を正確に位置決めした状態で互いにクランプされ、異なる接触金 属面の間の全てのボンドが、上述したような、個々の蓋と基板を互いに接着する ような周知の接着技術によって形成される。 2つのウエハー組立体50及び60の接着の後は、異なる半導体デバイス(リ ードを除く)は、互いに接続される以外は、基本的に完成されたことになる。し かしながら、デバイス電極24は蓋開口36を介してアクセスされる状態にある ため、好ましくは、種々のデバイスのテストを、接着された組立体のダイシング の前に行う。 この利点は、デバイスのハンドリングを減少され、従って、経済的に行えるこ とにある。このテストの結果は、例えばインクのようなもので各デバイスに記す ことができる。 そして、もし図8に示すようなタイプのデバイスがつくられたら、種々のター ミナルリード50は蓋開口36に挿入され、ホイル44に接着される。再び、バ ッチリードローディング工程を使用することによってコストの低減が図れる。 最後に、個々のデバイス、または種々の選択されたパターンのデバイスのグル ープが、ソーイング(鋸で着るような動作)及びスライシングのような、周知の 手段によって接着組立体から切りとられる(すなわち、セラミック及びシリコン ウエハーをソーイングし、剃刀の歯のようなもので金属層32及び40をスライ シングする)。ソーイングは、図5から図7に示すように、スペース52に沿っ て行われる。 上述したように、あるケースにおいては、ウエハー組立体50上の金属層40 の薄板パターンによって利点が生じる。これは、ウエハー組立体50のセラミッ ク材料の熱膨張係数が、ウエハー組立体60のそれと著しく異なる場合に生じる 。このようなケースにおいては、2つの組立体の接着の際に熱が必要であるため 、異なる熱膨張係数により、互いに種々の組立部品が正確に位置決めされなくな る。 又、組立体がまだ冷やされて、異なる比率で接触する間に固まるボンド中に機 械的なストレスを発生させることができる。 このような状況は、ウエハー組立体50が酸化アルミニウムであり、組立体6 0の半導体材料がシリコンである場合に生じ、これらの材料の熱膨張係数は約5 0パーセント異なる。(逆に、セラミックが酸化アルミニウムであり、シリコン との熱膨張係数の差が1パーセントにすぎない場合には、上述したような熱的な 問題を生じない) 熱的不一致の問題を解消するために、ウエハー組立体50のセラミックプレー ト部分を、2つの組立体50及び60を接着する前に、スペース52に沿って切 断する。薄板金属層40はカットされないが、金属薄板は個々の蓋(切断時に除 去されるセラミック材料の量によって分離されている)のアレイと保持される。 例えば、鋸を使うと、蓋のスペース52は3.5ミル(0.1mm)にできる。 2つの組立体50及び60を接着している間に、蓋16の隙間が膨張不一致を吸 収し、これによって上述した問題が解消される。 図8及び図9には、図1及び図2に示したデバイスの変更態様が示されている 。この実施例においては、蓋64のセラミックプレート62は基板12より横方 向のサイズが小さく、プレート62のエッジ65が基板12のエッジ30の内側 で終わっている。また、プレート62の底面上の接着層66は、プレートエッジ 65から側面外側に延び、基板12の接着層32に重なった銅箔を含んでいる。 この実施例の利点は、例えば、厚さ0.1mm,膨張長さ2mmの薄い金属ホイ ル66の柔軟性により、蓋と基板の表面同士の正確な一致を確保しつつ、デバイ ス部品の大きな寸法誤差が許容できることにある。しかしながら、柔軟長尺ホ イル66が個々のデバイスの製造において利点をもたらしている間、このホイル 66の使用は蓋と基板のウエハー組立体を使ったバッチ製造工程においては通常 好ましくない。1つの理由は、スペースを保持するため、蓋組立体上の蓋の間の スペース52はできる限り小さくなり、したがって、これらを基板層32に接着 するのに必要であるように、ホイル66の上表面に対して圧力を加えるために蓋 の間に接着ツールを挿入することが困難になることである。

Claims (1)

  1. 【特許請求の範囲】 1.半導体デバイスが、上部及び下部表面を有する半導体基板と;前記上面に当 該表面の外側エッジから間隔をあけて配置された電極と;前記上面に前記外側エ ッジの長さ全体に渡り、前記電極と間隔をあけて配置された接着性金属層と;前 記デバイスのパッケージの上部分を形成する蓋とを備え、 前記蓋が、上及び下面を有するとともにこれらの面の間を当該蓋を通過して延 びる開口を備え、金属ホイルが蓋の下面に接着され;前記ホイルが前記開口の個 々の底穴を通って延び、これを密閉し;前記ホイルが各々前記電極の上に横たえ 、接着され; 更に、前記蓋下面の外側エッジの全長に渡って形成された接着層を備え、前記 蓋下面が前記基板上の接着層の上に該接着層と接着され、前記基板が前記デバイ スのパッケージの下側部分を形成する。 2.前記請求項1のデバイスにおいて、前記接着層が、前記蓋エッジの周辺全域 に前記蓋下面の外側エッジを越えて側面外側に延びる部分を有する金属ホイルを 備えている。 3.デバイスのパッケージの下側部分を形成する半導体基板とパッケージの蓋を 形成するセラミックプレートを含むタイプの半導体デバイスの製造方法であり、 前記基板が外側エッジによって接着される上面を備え、当該上面上に電極を備え 、前記外側エッジの全長に渡って近接し、前記電極から離れて配置された接着金 属層を備え;前記セラミックプレートが外側エッジによって接着される下面を備 え、その下面上に金属層が、各々前記電極の1つに重なり接着された金属層と、 前記外側エッジの全長に渡って近接配置され、前記基板の接着金属層に重なって 接着されたた接着金属層とを備え; この方法は、各々が前記接着金属層及び金属層を含んだ積層接続蓋の組立体を 形成する工程と;各々が前記接着金属層及び電極を含んだ積層接続基板の組立体 を形成する工程と;前記組立体を前記蓋と基板とを個々に面接触状態で位置決め する工程と;前記基板と蓋の間に全てのボンドを同時に形成して、相互接続デバ イスを成形する工程と;前記接着された相互接続組立体を切断して、デバイスを 切り放す工程とを含む。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0171921B1 (ko) * 1993-09-13 1999-03-30 모리시타 요이찌 전자부품과 그 제조방법
US5674343A (en) * 1994-04-19 1997-10-07 Nitto Denko Corporation Method for manufacturing a semiconductor
US5965933A (en) * 1996-05-28 1999-10-12 Young; William R. Semiconductor packaging apparatus
JPH10229059A (ja) * 1997-02-17 1998-08-25 Mitsubishi Electric Corp 半導体装置の製造方法および半導体装置
US6157076A (en) * 1997-06-30 2000-12-05 Intersil Corporation Hermetic thin pack semiconductor device
US7692211B1 (en) * 2001-07-03 2010-04-06 Silicon Power Corporation Super GTO-based power blocks
US9818903B2 (en) 2014-04-30 2017-11-14 Sunpower Corporation Bonds for solar cell metallization
CN107249287A (zh) * 2017-07-27 2017-10-13 维沃移动通信有限公司 一种电子组件及电子设备

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE584431A (ja) * 1959-02-09
NL270369A (ja) * 1961-01-16
US4249034A (en) * 1978-11-27 1981-02-03 General Electric Company Semiconductor package having strengthening and sealing upper chamber
US4646129A (en) * 1983-09-06 1987-02-24 General Electric Company Hermetic power chip packages
JPS60115247A (ja) * 1983-11-28 1985-06-21 Fujitsu Ltd 半導体装置
US4769272A (en) * 1987-03-17 1988-09-06 National Semiconductor Corporation Ceramic lid hermetic seal package structure
JPH02306639A (ja) * 1989-05-22 1990-12-20 Toshiba Corp 半導体装置の樹脂封入方法
US5135890A (en) * 1989-06-16 1992-08-04 General Electric Company Method of forming a hermetic package having a lead extending through an aperture in the package lid and packaged semiconductor chip
US5028987A (en) * 1989-07-03 1991-07-02 General Electric Company High current hermetic package having a lead extending through the package lid and a packaged semiconductor chip
US5166773A (en) * 1989-07-03 1992-11-24 General Electric Company Hermetic package and packaged semiconductor chip having closely spaced leads extending through the package lid
US5073521A (en) * 1989-11-15 1991-12-17 Olin Corporation Method for housing a tape-bonded electronic device and the package employed
US5164328A (en) * 1990-06-25 1992-11-17 Motorola, Inc. Method of bump bonding and sealing an accelerometer chip onto an integrated circuit chip
US5155067A (en) * 1991-03-26 1992-10-13 Micron Technology, Inc. Packaging for a semiconductor die
US5248901A (en) * 1992-01-21 1993-09-28 Harris Corporation Semiconductor devices and methods of assembly thereof
US5405808A (en) * 1993-08-16 1995-04-11 Lsi Logic Corporation Fluid-filled and gas-filled semiconductor packages

Also Published As

Publication number Publication date
ATE166493T1 (de) 1998-06-15
WO1993017456A1 (en) 1993-09-02
CA2106981A1 (en) 1993-07-28
DE69318640T2 (de) 1998-09-10
DE69318640D1 (de) 1998-06-25
US5521436A (en) 1996-05-28
EP0582694A1 (en) 1994-02-16
EP0582694B1 (en) 1998-05-20
US5585310A (en) 1996-12-17

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