DE3931996A1 - Halbleitervorrichtung und verfahren zu deren herstellung - Google Patents

Halbleitervorrichtung und verfahren zu deren herstellung

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Description

Die vorliegende Erfindung betrifft Halbleitervor­ richtungen und insbesondere Verfahren zu deren Herstellung. Für einige Anwendungen, insbesondere solche, die an Halb­ leiterelemente hohe funktionelle Anforderungen stellen, werden die Halbleiterelemente, um diesen Anforderungen zu genügen, in hermetisch abgedichteten Gehäusen ange­ bracht. Solche Gehäuse oder Verpackungskörper sind jedoch komplexer und kostenaufwendiger als übliche nichthermetische Gehäuse und wurden aus diesem Grunde nicht in großem Rah­ men verwendet. Darüber hinaus trug die Natur der bisher verwendeten hermetischen Gehäuse nicht dazu bei, sie für Techniken der Massenproduktion zu verwenden.
Der vorliegenden Erfindung liegt die Aufgabe zugrun­ de, ein verbessertes Verfahren zur Herstellung einer Halb­ leitervorrichtung anzugeben, welches einerseits eine her­ metische Abdichtung von Halbleiterelementen gewährleistet und sich darüber hinaus für die Massenproduktion eignet.
Diese Aufgabe wird durch den Gegenstand des Patent­ anspruchs 1 gelöst. Das erfindungsgemäße Verfahren zum Herstellen einer Halbleitervorrichtung umfaßt die Ausbil­ dung eines Musters von Leiterbahnen oder elektrisch lei­ tenden Abschnitten auf einer ersten Lage oder dünnen Platte aus einer Keramik eines rohen, sogenannten grünen Zustands. In einer zweiten Lage oder dünnen Platte aus inertem isolierendem Material werden eine größere Anzahl von Aussparungen oder Ausnehmungen ausgebildet. Daraufhin werden die beiden Lagen fest miteinander verbunden, indem sie auf einer hohen Temperatur gebrannt werden, wobei die beiden verbundenen Lagen infolge der Aussparungen eine regelmäßige Anordnung von Hohlräumen zeigen, die durch die erste Lage und die Seitenwandungen der Aussparung in der zweiten Lage begrenzt werden. In jede solche Ausspa­ rung oder Vertiefung dieser regelmäßigen Anordnung oder Gruppierung wird ein Halbleiterelement eingebracht und dort befestigt, so daß die fest miteinander verbundenen, zusammenhaftenden Lagen darauffolgend in Abschnitte ge­ teilt werden können, von denen jeder einen Hohlraum auf­ weist, der ein Halbleiterelement enthält.
In der praktischen Ausführung können beide Lagen die gleiche Dicke aufweisen, wobei sich eine Dicke von 0,5 mm empfiehlt, so daß die gesamte Halbleitervorrichtung, d.h. das im Gehäuse aufgenommene Halbleiterelement, schließ­ lich sehr dünn ausgebildet werden können. Vorzugsweise ist die zweite Lage ebenfalls eine Keramik eines rohen Zustandes. Durch die erfindungsgemäße Maßnahme der Be­ festigung von Halbleiterelementen, beispielsweise Dioden, in einer regelmäßigen Anordnung von Hohlräumen innerhalb einer gemeinsamen Lage kann die entsprechende regelmäßige Anordnung oder Gruppierung von Halbleiterelementen schnell und zuverlässig automatisch getestet werden, ohne daß die Notwendigkeit besteht, jedes Element bezüglich eines Prüfkopfes oder Prüffingers individuell auszurich­ ten. Da darüber hinaus die Elemente an Ort und Stelle in ihren Gehäusen getestet werden, kann die Unversehrtheit der elektrischen Anschlüsse an die Kontaktabschnitte des Gehäuses gleichzeitig geprüft werden.
Nach diesem Test- oder Prüfschritt können eine Ab­ deckung oder ein Deckel, vorzugsweise wiederum in Form einer dünnen Platte oder Lage, über der gesamten Anord­ nung angeordnet und mit der obersten Lage verbunden werden, um jeden Hohlraum so abzudichten, daß hermetisch abgedichtete Gehäuse oder Kapseln für die Halbleiterele­ mente hergestellt werden. Die Abdeckung kann eine weitere Lage aus Keramikmaterial sein oder kann beispielsweise auch aus einer dünnen Metallplatte bestehen. Die gesamte Anordnung wird daraufhin in eine große Anzahl separater Vorrichtungen zerschnitten, d.h. in einzelne Chips zer­ teilt, von denen jeder ein Gehäuse mit einem darin ent­ haltenen Halbleiterelement umfaßt, welches innerhalb dieses Gehäuses elektrisch und mechanisch angeschlossen und angebracht ist.
Vorzugsweise sind externe elektrische Kontakte an den Außenkanten der ersten Lage jeder Vorrichtung in solcher Weise ausgebildet, daß sie elektrische Verbin­ dungen zu Leiterbahnen herstellen, die innerhalb jedes Hohlraumes vorhanden sind. Um diese Kontakte herzustel­ len, bevor die Anordnung zerteilt wird, werden sie in­ nerhalb kleiner Öffnungen ausgebildet, die sich durch die erste Lage erstrecken, wobei jede solche Öffnung bzw. jedes solche Loch in zwei Abschnitte zerteilt wird, wenn die gesamte Anordnung in Chips zerschnitten wird. Diese Maßnahme beinhaltet den Vorteil, daß die elektri­ schen Kontakte innerhalb der Gesamtkontur der Vorrich­ tung bzw. des Gehäuses liegen, so daß sie die Abmessungen der Vorrichtung nicht vergrößern.
Das erfindungsgemäße Verfahren gestattet die Herstel­ lung von in Gehäusen aufgenommenen Halbleitern, die außer­ ordentlich zuverlässig und hochwertig sind, wobei die Halbleitervorrichtungen in großer Menge rationell und wirtschaftlich gefertigt und getestet werden können.
Die Leiterbahnen werden vorzugsweise mittels Leitlack auf der ersten Lage aufgetragen, und die mit den Leiter­ bahnen verbundenen Kontaktlöcher werden vorzugsweise mittels Lötzinn plattiert.
Im folgenden wird die Erfindung an Hand der Zeich­ nungen näher erläutert. Es zeigen:
Fig. 1 eine Ansicht von oben auf eine nach dem erfindungsgemäßen Verfahren hergestellte Halbleitervor­ richtung und
Fig. 2 eine schematische perspektivische Ansicht der in Fig. 1 gezeigten Vorrichtung.
Im folgenden wird ein Ausführungsbeispiel einer erfindungsgemäß hergestellten Halbleitervorrichtung beschrieben, die ein Halbleiterelement wie beispiels­ weise eine Diode oder einen Transistor enthält, die auf einem Halbleitersubstrat derartig befestigt sind, daß sie innerhalb eines Hohlraums oder einer Vertiefung liegen, die anschließend mit Hilfe einer Abdeckung oder eines Deckels zur Ausbildung einer hermetisch ab­ gedichteten Kammer verschlossen werden können.
Die in den beiden Figuren gezeigte Vorrichtung um­ faßt eine Basissubstratlage oder -schicht 1 aus kera­ mischem Material, die eine zweite Lage oder Schicht 2 aus ebenfalls keramischem Material trägt, in der eine regelmäßige Anordnung oder Gruppierung rechtwinkliger Öffnungen oder Ausnehmungen 3 ausgebildet sind. Beide Lagen 1 und 2 weisen ferner ein Muster kleiner Löcher 4 auf, die jeweils einer solchen Aussparung 3 zugeordnet sind und mit dieser in der weiter unten erläuterten Weise verknüpft sind. Die Basissubstratlage 1 weist ferner ein Metallisierungsmuster auf, d.h. leitende Ab­ schnitte 5, 6 und 7, die wiederum mit Löchern 41, 42, 43 verbunden und verknüpft sind, welche leitende Seiten­ wandungen aufweisen.
Das Verfahren zur Herstellung der dargestellten Vorrichtung geht folgendermaßen vor sich. Eine große Lage oder große dünne Platte 1 aus Glaskeramik im rohen oder grünen Zustand mit einer Dicke von ungefähr 0,5 mm wird mit Hilfe eines Lasers als Schneidvorrich­ tung oder durch ein Stanzverfahren so bearbeitet, daß in dieser Lage ein Muster von kleinen durchgehenden Löchern 4 entsteht. Diese Löcher 4 sind nicht exakt kreisrund, sondern leicht elliptisch mit einer Quer­ schnittsausdehnung von ungefähr 0,6 mm. Auf dieser Lage 1 wird eine leitende Beschichtung ausgebildet, wobei z.B. durch ein Siebdruckverfahren (Serigraphie) ein dicker leitender Farbfilm ausgebildet wird, um auf diese Weise das erforderliche Muster mit den leitenden Abschnitten 5, 6 und 7 zu erzeugen, die aus Leitlack bestehen.
Ein ähnliches Muster von durchgehenden Löchern 4 wird in der zweiten Lage 2 ausgebildet, die ebenfalls eine Lage oder dünne Platte aus Glaskeramik im grünen oder rohen Zustand ist und eine Dicke von ungefähr 0,5 mm aufweist. Darüber hinaus wird in dieser Lage 2 die regelmäßige Anordnung rechtwinkliger Ausnehmungen oder Aussparungen 3 ausgebildet. Daraufhin werden die beiden Lagen 1 und 2 so übereinandergelegt, daß ihre entspre­ chenden Löcher ausgerichtet sind, und bei einer Tempera­ tur zwischen 800°C und 900°C gebrannt, während sie mit Druck beaufschlagt werden, um die Rohzustandskeramik zu trocknen bzw. auszuhärten und die beiden Lagen zur Ausbildung einer festen Verbindung zwischen ihnen zu­ sammenzuschmelzen oder zusammenzubacken. Die zweite Lage 2 bildet einen hermetischen Verbund und eine hermetische Haftung sowohl bezüglich des aufgebrachten Leitlacks als auch bezüglich der Lage 1. Im Prinzip kann die zweite Lage 2 auch beispielsweise aus einer Glasvorform anstelle eines keramischen Materials gebildet werden. Insbeson­ dere geht aus der Fig. 2 hervor, daß bestimmte Löcher 4 mit Abschnitten 5, 6, 7 verbunden sind und daß sämtliche Löcher 4, 41, 42, und 43 beschichtet sind, wobei bei­ spielsweise Beschichtungen mit Nickel/Gold oder Lötzinn 9 geeignet sind. So wird z.B. in typischer Weise ein Va­ kuumverfahren dazu verwendet, Lötzinn aus einem Reservoir geschmolzenen Lötzinns in die Löcher zu ziehen.
Wenn die beiden Lagen 1 und 2 fest miteinander verbunden worden sind, wird eine Halbleiterkomponente oder ein Halbleiterelement 10 innerhalb jedes Hohlraums 3 befestigt, wobei das Element 10 in einer üblichen Bon­ dierungstechnik auf dem mittleren leitenden Abschnitt 6 befestigt wird und mit diesem elektrisch leitend verbun­ den wird. Zusätzliche elektrische Verbindungen können auch zu den leitenden Abschnitten 5 und 7 mittels kurzer Golddrähte oder -leitungen 11 oder anderer Maßnahmen erfolgen, wobei diese Leitungen sowohl mit dem Halbleiter­ element 10 als auch mit den Abschnitten 5 bzw. 7 über gebräuchliche Bondierungstechnik leitend verbunden sind.
Die Höhe des Halbleiterelements beträgt im allge­ meinen typischerweise 200 m (0,2 mm), so daß das Halb­ leiterelement in jedem Fall leicht innerhalb der Dicke, d.h. Ausnehmung der Lage 2 aufgenommen werden kann.
Ist das Halbleiterelement 10 innerhalb jedes Hohl­ raums oder jeder Vertiefung 3 angebracht, so können die auf diese Weise ausgebildeten Halbleitervorrichtungen unter Verwendung der beschichteten durchgehenden Löcher oder Bohrungen 41, 42, 43 als Mittel zur Herstellung elektrischer Verbindungen für Testzwecke einfach und zu­ verlässig getestet werden. In diesem Stadium können irgendwelche nicht einwandfreien Halbleiterelemente mar­ kiert werden und in einer späteren Verfahrensstufe aus­ gemustert werden. Da die Hohlräume in einer in großem Rahmen ausgelegten regelmäßigen Anordnung ausgebildet sind, wird das Testen einer großen Anzahl von Vorrichtun­ gen in hohem Ausmaß gefördert, so daß automatische Schrittestanordnungen verwendbar sind.
Nach dem Testen wird eine Abdeckungslage bzw. ein Deckel 8 über die Lage 2 gelegt und mit der Lage 2 hermetisch verbunden und versiegelt, um auf diese Weise eine Anordnung von individuell abgedichteten und ver­ siegelten Hohlräumen zu schaffen. Die Abdeckung 8 kann keramisch, metallisch oder aus Glas sein und es em­ pfiehlt sich eine Verbindung auf niedriger Temperatur, beispielsweise unter 350° zur Verbindung bzw. Bondie­ rung an die Lage 2, da ein Hochtemperaturprozeß in diesem Fall eine Beschädigung der Halbleiterelemente hervorrufen könnte. Für die Praxis eignen sich beson­ ders Abdeckungen 8 in Form einer metallischen Platte, die auf vorgeformte metallisierte Einfassungen oder Ränder, welche jeden Hohlraum umgeben, gelötet wird. Die Befestigung der Abdeckung wird in einer inerten Atmosphäre, die die Hohlräume ausfüllt, durchgeführt.
Die Anordnung von Halbleitervorrichtungen wird in individuelle Elemente geteilt, d.h. in einzelne Chips mit Hilfe eines Lasers oder einer Diamantsäge zer­ schnitten, wobei alle drei Lagen entlang der Mittel­ linien der Löcher 4 durchtrennt werden. Die dabei ent­ stehenden konkaven leitenden Oberflächen der Löcher liegen danach frei und können als Mittel zur Herstel­ lung elektrischer Verbindungen zu einer gedruckten Schaltung oder auch anderen Schaltplatinen verwendet werden, auf denen die erfindungsgemäße Vorrichtung, beispielsweise als oberflächenmontierbare Vorrichtung (SMD-Technik) angebracht werden kann.

Claims (13)

1. Verfahren zum Herstellen einer Halbleitervorrichtung, gekennzeichnet durch die Schritte des Ausbildens eines Musters von Leiter­ bahnen (5, 6, 7) auf einer ersten Lage (1) einer Kera­ mik im rohen Zustand; des Ausbildens mehrerer Ausspa­ rungen (3) in einer zweiten Lage (2) aus isolierendem inerten Material; des Verbindens der beiden Lagen mit­ einander durch Brennen auf einer hohen Temperatur zur Ausbildung einer Anordnung von Hohlräumen; und des Anbringens eines Halbleiterelements (10) in jeweils jedem Hohlraum dieser Anordnung, so daß die miteinander verbundenen Lagen darauffolgend in Abschnitte teilbar sind, von denen jeder einen ein Halbleiterelement ent­ haltenden Hohlraum einschließt.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß als zweite Lage (2) ebenfalls eine Keramik im Roh­ zustand verwendet wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die beiden Lagen (1, 2) dieselbe Dicke aufweisen.
4. Verfahren nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß die zweite Lage (2) mit einem Muster von Löchern (4, 41, 42, 43) versehen wird, die jede Aussparung (3) umgeben.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß die erste Lage (1) mit einem entsprechenden Muster von Löchern (4, 41, 42, 43) versehen wird, welches bezüg­ lich des Lochmusters in der zweiten Lage (2) ausgerichtet wird, wenn die beiden Lagen miteinander verbunden werden.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die Löcher (4, 41, 42, 43) in der ersten Lage (1) mit einem leitenden Material überzogen werden.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß das leitende Material Lötzinn ist.
8. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Leiterbahnen mit einem leitenden Lack ausgebildet werden.
9. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Halbleiterelement (10) mit einer solchen Leiter­ bahn (6) leitend verbunden wird.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die Höhe des Halbleiterelements (10) im wesentlichen geringer als die Dicke der zweiten Lage (2) ist.
11. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Halbleiterelemente (10) elektrisch geprüft wer­ den, nachdem sie in ihren jeweiligen Hohlräumen in Form einer Halbleiterelementgruppierung angeordnet worden sind.
12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß folgend auf die elektrische Prüfung sämtliche Hohl­ räume mit Hilfe einer gemeinsamen Abdeckung (8) ge­ schlossen werden, die mit der zweiten Lage (2) so verbun­ den wird, daß geschlossene, hermetisch abgedichtete Hohl­ räume ausgebildet werden.
13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß folgend auf die Befestigung der Abdeckung (8) die Lagen zur Ausbildung separater elektrischer Vorrichtungen in einzelne Chips zerschnitten werden.
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GB (1) GB2223354B (de)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4319944A1 (de) * 1993-06-03 1994-12-08 Schulz Harder Juergen Mehrfach-Substrat sowie Verfahren zu seiner Herstellung
EP0689245A3 (de) * 1994-06-22 1996-08-07 Seiko Epson Corp Elektronikbauteil, seine Anordnung und Herstellungsmethode
WO1997049130A1 (en) * 1996-06-19 1997-12-24 Pacific Trinetics Corporation Method and apparatus for manufacturing side-terminated chips
US5832600A (en) * 1995-06-06 1998-11-10 Seiko Epson Corporation Method of mounting electronic parts

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL271208A (de) * 1960-11-10
US3926746A (en) * 1973-10-04 1975-12-16 Minnesota Mining & Mfg Electrical interconnection for metallized ceramic arrays
US4021839A (en) * 1975-10-16 1977-05-03 Rca Corporation Diode package
JPS5835367B2 (ja) * 1978-07-18 1983-08-02 ミツミ電機株式会社 回路素子基板及びその製造方法
JPS5980946A (ja) * 1982-10-30 1984-05-10 Ngk Insulators Ltd セラミツクリ−ドレスパツケ−ジおよびその製造法
FR2538961B1 (fr) * 1982-12-30 1985-07-12 Europ Composants Electron Embase pour circuit integre
FR2564826B1 (fr) * 1984-05-25 1986-08-22 Thomson Csf Procede d'assemblage d'au moins deux pieces en ceramique, presentant chacune au moins une surface plane
IL78192A (en) * 1985-04-12 1992-03-29 Hughes Aircraft Co Mini chip carrier slotted array
US4790894A (en) * 1987-02-19 1988-12-13 Hitachi Condenser Co., Ltd. Process for producing printed wiring board

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4319944A1 (de) * 1993-06-03 1994-12-08 Schulz Harder Juergen Mehrfach-Substrat sowie Verfahren zu seiner Herstellung
US5508089A (en) * 1993-06-03 1996-04-16 Schulz-Harder; Jurgen Multiple substrate and process for its production
US5676855A (en) * 1993-06-03 1997-10-14 Schulz-Harder; Jurgen Multiple substrate and process for its production
DE4319944C2 (de) * 1993-06-03 1998-07-23 Schulz Harder Juergen Mehrfach-Substrat sowie Verfahren zu seiner Herstellung
EP0689245A3 (de) * 1994-06-22 1996-08-07 Seiko Epson Corp Elektronikbauteil, seine Anordnung und Herstellungsmethode
US5832600A (en) * 1995-06-06 1998-11-10 Seiko Epson Corporation Method of mounting electronic parts
WO1997049130A1 (en) * 1996-06-19 1997-12-24 Pacific Trinetics Corporation Method and apparatus for manufacturing side-terminated chips
US5880011A (en) * 1996-06-19 1999-03-09 Pacific Trinetics Corporation Method and apparatus for manufacturing pre-terminated chips

Also Published As

Publication number Publication date
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GB2223354B (en) 1992-10-14

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