JPH0223589A

JPH0223589A - バブルメモリ装置

Info

Publication number: JPH0223589A
Application number: JP63171951A
Authority: JP
Inventors: Kenichi Kuroiwa; 黒岩　健一; Masashi Irie; 入江　正志
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-07-12
Filing date: 1988-07-12
Publication date: 1990-01-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕複数のメモリブロックが共通の駆動回路により駆動制御
される駆動ブロックを有するバブルメモリ装置に関し、メモリブロックの組み合わせを変更しても同期ずれを生
じさせないようにすることを目的とし、複数のメモリブ
ロックが共通の駆動回路により駆動制御される駆動ブロ
ックを備え、前記複数のメモリブロックの組み合わせを
任意に選択して構成するバブルメモリ装置であって、前
記メモリブロックの１つにヘッダ情報が書き込まれてい
るかどうかを判別するヘッダ書込判別手段と、前記１つ
のメモリブロックにヘッダ情報が書き込まれているとき
、該ヘッダをホームポジションまで移動して頭出しを行
う頭出し実行手段と、前記１つのメモリブロックの頭出
しを行った状態において、他のメモリブロックに対して
ヘッダ情報を書込むヘッダ情報書込手段とを具備し、前
記駆動ブロックが有する全てのメモリブロックのヘッダ
を同期させるように構成する。

〔産業上の利用分野〕

本発明はバブルメモリ装置に関し、特に、複数のメモリ
ブロックが共通の駆動回路により駆動制御される駆動ブ
ロックを有するバブルメモリ装置に関する。

〔従来の技術〕

近年、情報処理装置の高速化および大容量化の要求に伴
って、シリアル制御方式のバブルメモリ装置と共に、複
数のバブルメモリをパラレル駆動してデータ転送を行う
バブルメモリ装置も提案されている。

第８図はシリアル制御方式のバブルメモリ装置の一例に
おけるブートループを示す図、第９図はパラレル制御方
式のバブルメモリ装置の一例におけるブートループを示
す図、そして、第１０図はパラレル制御方式のバブルメ
モリ装置の他の例におけるブートループを示す図である
。

第８図〜第１０図に示す３つのバブルメモリ装置は、例
えば、４つの１Ｍビットのメモリブロック８１〜８４で
構成された４Ｍビットの駆動ブロック８を有するもので
、駆動ブロック８は１組のＸコイル８５．Ｙコイル８６
および消去コイル８７により共通に駆動制御されるよう
になされている。また、各メモリブロック８１〜８４の
ブートループ８１ｂ〜８４ｂには、ブートスワップゲー
ト８１ａ〜８４ａ１ブートレプリケートゲート８１ｄ〜
８４ｄおよびディテクタ８１ｅ〜８４ｅがそれぞれ設け
られている。ここで、実際に使用するバブルメモリ装置
は、例えば、上記４Ｍビットの駆動ブロック８を複数個
有している。

まず、第８図に示されるように、シリアル制御方式のバ
ブルメモリ装置の一例において、メモリブロック８１〜
８４は、それぞれのメモリブロック８１〜８４に対して
データ処理がシリアルに実行されるようになされている
ため、ブートループ８１ｂ〜８４ｂに書き込まれている
ヘッダ８１ｃ〜８４ｃの位置は、各メモリブロック８１
〜８４によって異なっている。

また、第９図に示されるように、パラレル制御方式のバ
ブルメモリ装置の一例、すなわち、２組のメモリブロッ
クをパラレル駆動するバブルメモリ装置において、メモ
リブロック８１〜８４は、２組のメモリブロック８１．
８２および８３．８４に対してデータ処理がパラレルに
実行されるようになされている。そのため、２組のメモ
リブロック８１．８２および８３．８４のヘッダの位置
は、それぞれ同期するようになされている。具体的に、
メモリブロック８１および８２のブートループｓｉｂお
よび８２ｂに書き込まれているヘッダ８１ｃおよび８２
ｃが同期するようになされ、また、メモリブロック８３
および８４のブートループ８３ｂおよび８４ｂに書き込
まれているヘッダ８３ｃおよび８４ｃが同期するように
なされている。

さらに、第１０図に示されるように、パラレル制御方式
のバブルメモリ装置の一例、すなわち、全てのメモリブ
ロック８１〜８４をパラレル駆動するバブルメモリ装置
において、メモリブロック８１〜８４は、全てのメモリ
ブロック８１〜８４に対してデータ処理がパラレルに実
行されるようになされている。

そのため、全てのメモリブロック８１〜８４のブートル
ープ８１ｂ〜８４ｂに書き込まれているヘッダ８１ｃ〜
８４ｃの位置が同期するようになされている。

〔発明が解決しようとする課題〕

上述したように、従来のバブルメモ、す装置は、同じ容
量を有していても、メモリ空間の組み合わせにより、各
メモリブロック８１〜８４のブートループ８１ｂ〜８４
ｂにおけるヘッダ８１ｃ〜８４ｃの位置が異なっている
。

ところで、従来、上述したメモリ空間の組み合わせは、
ユーザからの要求に応じて設定することがあり、例えば
、同じ容量を有するバブルメモリ装置を異なる組み合わ
せで使用する場合、各メモリブロックにおけるヘッダの
位置が異なると、同期をとることができないことがあっ
た。具体的に、第８図に示されるようなシリアル制御方
式のバブルメモリ装置を第９図または第１０図に示され
るようなパラレル制御方式のバブルメモリ装置として使
用する場合、各メモリブロック８１〜８４のブートルー
プ８１ｂ〜８４ｂに書き込まれた８１ｃ〜８４ｃの位置
が個別に異なるため、同期をとることができず、メモリ
ブロック間の同期ずれが生じて情報を取り出すことが困
難となることがあった。

本発明は、上述した従来技術が有する課題に鑑み、メモ
リブロックの組み合わせを変更しても同期ずれを生じさ
せないようにすることを目的とする。

〔課題を解決するための手段〕

第１図は本発明に係るバブルメモリ装置の一形態の原理
を示すブロック図である。

本発明の一形態によれば、複数のメモリブロックが共通
の駆動回路により駆動制御される駆動ブロックを備え、
前記複数のメモリブロックの組み合わせを任意に選択し
て構成するバブルメモリ装置であって、前記メモリブロ
ックの１つにヘッダ情報が書き込まれているかどうかを
判別するヘッダ書込判別手段１１と、前記１つのメモリ
ブロックにヘッダ情報が書き込まれているとき、該ヘッ
ダをホームポジションまで移動して頭出しを行う頭出し
実行手段１２と、前記１つのメモリブロックの頭出しを
行った状態において、他のメモリブロックに対してヘッ
ダ情報を書込むヘッダ情報書込手段１３とを具備し、前
記駆動ブロックが存する全てのメモリブロックのヘッダ
を同期させるようにしたことを特徴とするバブルメモリ
装置が提供される。

第２図は本発明に係るバブルメモリ装置の他の形態の原
理を示すブロック図である。

本発明の他の形態によれば、複数のメモリブロックが共
通の駆動回路で駆動制御される駆動ブロックを複数備え
たバブルメモリ装置であって、前記各駆動ブロックのヘ
ッダがホームポジションに来ているかどうかを判別する
ヘッダポジション判別手段２１と、前記駆動ブロックの
ヘッダがホームポジションに来ていないとき、該ヘッダ
をホームポジションまで移動するヘッダポジション移動
手段２２と、前記駆動ブロックのヘッダが全てホームポ
ジションに在るかどうかを判別するホームボジソション
判別手段２３とを具備し、前記全ての駆動ブロックのヘ
ッダを同期させるようにしたことを特徴とするバブルメ
モリ装置が提供される。

〔作　用〕

上述した構成を有する本発明のバブルメモリ装置の一形
態によれば、ヘッダ書込判別手段１１によりメモリブロ
ックの１つにヘッダ情報が書き込まれているかどう、か
が判別される。次に、ヘッダ書込判別手段１１で１つの
メモリブロックにヘッダ情報が書き込まれていると判別
されると、頭出し実行手段１２により該ヘッダはホーム
ポジションまで移動されて頭出しが行われる。さらに、
１つのメモリブロックの頭出しを行った状態において、
ヘッダ情報書込手段１３により他のメモリブロックに対
するヘッダ情報の書込みが行われる。これによって、駆
動ブロックが有する全てのメモリブロックのヘッダを同
期させることができ、メモリブロックの組み合わせを任
意に変更して使用することが可能となる。

上述した構成を有する本発明のバブルメモリ装置の他の
形態によれば、ヘッダポジション判別手段２１により各
駆動ブロックのヘッダがホームポジションに来ているか
どうかが判別される。次に、駆動ブロックのヘッダがホ
ームポジションに来ていないとき、ヘッダポジション移
動手段２２によりヘッダがホームポジションまで移動さ
れる。さらに、ホームボジンション判別手段２３により
駆動ブロックのヘッダが全てホームボジッションに在る
かどうかが判別される。そして、ヘッダがホームボジッ
ションにないときは、ヘッダポジション移動手段２２に
よりホームポジションにないヘッダをホームポジション
まで移動させる。これによって、全ての駆動ブロックの
ヘッダを同期させることができ、駆動ブロックの組み合
わせを任意に変更して使用することが可能となる。

〔実施例〕

以下、図面を参照して本発明に係るバブルメモリ装置の
実施例を説明する。

第３図は本発明のバブルメモリ装置の一実施例の構成を
示す図であり、同図（ａ）はバブルメモリ装置の全体を
示すもので、また、同図（ｂ）は１つの駆動ブロックを
示すものである。

第３図（ａ）に示されるように、本実施例のバブルメモ
リ装置は、４つの１Ｍビットのメモリブロック８１〜８
４で構成された４Ｍビットの駆動ブロック８を存するも
ので、駆動ブロック８は駆動制御回路３に制御された１
組のＸコイル８５．Ｘコイル８６および消去コイル８７
により共通に駆動されるようになされている。ここで、
実際に使用するバブルメモリ装置は、例えば、上記４Ｍ
ビットの駆動ブロック８を複数個有している。

第３図（ｂ）に示されるように、各駆動ブロック、例え
ば、駆動ブロック８１は書込みメジャーラインＭａｃ、
読出しメジャーラインーａＲ，７１数本（例えば、５８
４本）　（Ｄ７４　ナル−７”　Ｍｉｄ−Ｍｉ５８３　
オヨびブートループ８１ｂを備えている。書込みメジャ
ーラインＭａ−にはジェネレータＧおよびスワップゲー
トＳ−が設けられ、また、読出しメジャーラインＭａＲ
にはリプリケータゲートＲｅｐおよびディテクタ８１ｅ
が設けられている。ここで、１本のマイナループには、
例えば、２０５３ビツトの情報が記憶可能とされ、また
、メモリブロックのバブルは、前述したように、Ｘコイ
ル８５およびＸコイル８６により発生される回転磁界に
より順次転送され、さらに、消去コイル８７により消去
されるようになされている。

そして、ブートループ８１ｂには、専用のブートレプリ
ケータ８１ｄおよびブートスワップゲート８１ａが設け
られている。

以上の構成を有する各メモリブロック８１〜８４におい
て、複数本のマイナーループ旧０〜Ｍｉ５８３には、バ
ブルを転送するパーマロイパターンの成形ミスや結晶構
造の欠陥等により各メモリブロック特有の不良ループが
存在している。そして、各メモリブロック８１〜８４毎
で異なる不良ループの位置（アドレス）情幸侵は、それ
ぞれのフ゛−トル−フ。

８１ｂ〜８４ｂにヘッド情報として記憶され、ホストシ
ステムからのデータ転送命令（データ書込み命令および
データ読出し命令）に従った駆動制御回路３によるアク
セス時毎にブートループの不良ループデータ（ヘッド情
報）が読出され、その不良ループデータに基づいて不良
ループを除いたマイナルーブだけに所定のデータ転送を
行うようになされている。

第４図は本発明の一形態の処理を示すフローチャートで
あり、第５図は第４図の処理を説明するための図である
。

同一駆動ブロック内の同期合わせ処理が開始されると、
まず、ステップ４１において、駆動ブロック８内の各メ
モリブロック８１〜８４０１つにヘッダ情報が書き込ま
れているかどうがを判別する。ステップ４１で駆動ブロ
ック８内の各メモリブロック８１〜８４の１つにヘッダ
情報が書き込まれていると判別されると、ステップ４２
に進んでヘッダ８１ｃをホームポジションまで移動して
頭出しを行う。具体的に、例えば、メモリブロック８１
のブートループ８１ｂにヘッダ（ヘッダ情報）８１ｃが
書き込まれているとき、Ｘコイル８５およびＸコイル８
６で回転磁界を発生してダミー駆動を行い、ブートルー
プ８１ｂのへフダ８１ｃをブートスワップにょる書込位
置（ホームポジション）まで移動させ、そして、ステッ
プ４３に進む。また、ステップ４１で駆動ブロック８内
のメモリブロック８１〜８４にヘッダ情報が書き込まれ
ていない・と判別されたときも、ステップ４３に進む。

ステップ４３では、ヘッダ情報の書込を行う。すなわち
、ステップ４３では、ステップ４１で駆動ブロック８内
の各メモリブロック８１〜８４の１つにヘッダ情報が書
き込まれていると判別された場合には、ステップ４２で
１つのメモリブロックの頭出しを行った状態において、
他のメモリブロックに対してヘッダ情報を書込み、同一
駆動ブロック内の同期合わせ処理を終了する。また、ス
テップ４３では、ステップ４１で駆動ブロック８内のメ
モリブロック８１〜８４にヘッダ情報が書き込まれてい
ないと判別された場合には、その状態において、全ての
メモリブロックに対して順次ヘッダ情報を書込み、同一
駆動ブロック内の同期合わせ処理を終了することになる
。

以上により、駆動ブロック８が有する全てのメモリブロ
ック８１〜８４のヘッダ８１ｂ〜８４ｂを同期させるこ
とができ、その結果、メモリブロック８１〜８４の組み
合わせを任意に設定することが可能となる。

第６図は本発明の他の形態の処理を示すフローチャート
であり、第７図は第６図の処理を説明するための図であ
る。ここで、各駆動ブロック８０１〜８０４内のメモリ
ブロックのヘッダは、全て同期しているものとする。

駆動ブロック毎の同期合わせ処理が開始されると、まず
、ステップ６１において、駆動ブロックのヘッダがホー
ムポジションに来ているかどうかを判別する。すなわち
、例えば、第１番の駆動ブロック８０１のヘッダ８０１
ｃがホームポジションに来ているかどうかを判別する。

ステップ６１で駆動ブロック８０１のヘッダ８０１Ｃが
ホームポジションに来ていないと判別されると、ステッ
プ６２に進んで、ダミー駆動によりヘッダ８０１ｃをホ
ームポジションまで移動する。さらに、ステップ６３に
進んで、次の駆動ブロック、例えば、第２番の駆動ブロ
ック８０２へ進む。また、ステップ６１で駆動ブロック
８０１のヘッダ８０１Ｃがホームポジションに来ている
と判別されたときも、ステップ６３に進んで次の駆動ブ
ロック、例えば、第２番の駆動ブロック８０２へ進むこ
とになる。

次に、ステップ６４に進んで、駆動ブロック８０１〜８
０４のヘッダ８０１Ｃ〜８０４Ｃが全てホームポジ・フ
シシンに在るかどうかを判別する。ステ・ノブ６４で駆
動ブロックのヘッダの幾つかがホームポジ・フシシンに
ないときは、ステップ６２に戻って、そのヘッダがホー
ムポジションに来ていない駆動ブロックに対してヘッダ
をホームポジションまで移動させる。そして、ステップ
６４で駆動プロ・ツク８０１〜８０４のヘッダ８０１Ｃ
〜８０４Ｃが全てホームポジ・フシシンに在ると判別さ
れると、駆動ブロック毎の同期合わせ処理が終了するこ
とになる。

以上により、バブルメモリ装置が有する全ての駆動ブロ
ック８０１〜８０４のへ・ンダ８０１Ｃ〜８０４Ｃを同
期させることができ、駆動ブロック８０１〜８０４の組
み合わせを任意に変更して使用することが可能となる。

上述した実施例のバブルメモリ装置は、４つの１Ｍビッ
トのメモリブロック８１〜８４で構成された４Ｍビット
の駆動ブロックを有するものであるが、本発明のバブル
メモリ装置の構成は、これに限定されないのはもちろん
である。

〔発明の効果〕

以上、詳述したように、本発明に係るバブルメモリ装置
は、１つのメモリブロックにヘッダ情報が書き込まれて
いるとき、ヘッダをホームポジションまで移動して頭出
しを行った状態で他のメモリブロックに対してヘッダ情
報を書込むことによって、メモリブロックの組み合わせ
を変更しても同期ずれを生じさせないようにすることが
できる。

【図面の簡単な説明】

第１図は本発明に係るバブルメモリ装置の一形態の原理
を示すブロック図、第２図は本発明に係るバブルメモリ装置の他の形態の原
理を示すブロック図、第３図は本発明のバブルメモリ装置の一実施例の構成を
示す図、第４図は本発明の一形態の処理を示すフローチヤード、第５図は第４図の処理を説明するための図、第６図は本
発明の他の形態の処理を示すフローチャート、第７図は第６図の処理を説明するための図、第８図はシ
リアル制御方式のバブルメモリ装置の一例におけるブー
トループを示す図、第９図はパラレル制御方式のバブル
メモリ装置の一例におけるブートループを示す図、第１
０図はパラレル制御方式のバブルメモリ装置の他の例に
おけるブートループを示す図である。〔符号の説明〕３・・・駆動制御回路、８・・・駆動ブロック、１１・・・ヘッダ書込判別手段、１２・・・頭出し実行手段、１３・・・ヘッダ情報書込手段、２１・・・ヘソダポジッシッン判別手段、２２・・・ヘ
ッダボジッション移動手段、２３・・・ホームボジッシ
タン判別手段、８１〜８４・・・メモリブロック、８５・・・Ｘコイル、８６・・・Ｙコイル、８７・・・消去コイル。

Claims

【特許請求の範囲】１、複数のメモリブロックが共通の駆動回路により駆動
制御される駆動ブロックを備え、前記複数のメモリブロ
ックの組み合わせを任意に選択して構成するバブルメモ
リ装置であって、前記メモリブロックの１つにヘッダ情報が書き込まれて
いるかどうかを判別するヘッダ書込判別手段（１１）と
、前記１つのメモリブロックにヘッダ情報が書き込まれて
いるとき、該ヘッダをホームポジションまで移動して頭
出しを行う頭出し実行手段（１２）と、前記１つのメモ
リブロックの頭出しを行った状態において、他のメモリ
ブロックに対してヘッダ情報を書込むヘッダ情報書込手
段（１３）とを具備し、前記駆動ブロックが有する全て
のメモリブロックのヘッダを同期させるようにしたこと
を特徴とするバブルメモリ装置。２、複数のメモリブロックが共通の駆動回路で駆動制御
される駆動ブロックを複数備えたバブルメモリ装置であ
って、前記各駆動ブロックのヘッダがホームポジションに来て
いるかどうかを判別するヘッダポジション判別手段（２
１）と、前記駆動ブロックのヘッダがホームポジションに来てい
ないとき、該ヘッダをホームポジションまで移動するヘ
ッダポジション移動手段（２２）と、前記駆動ブロック
のヘッダが全てホームポジッションに在るかどうかを判
別するホームポジッション判別手段（２３）とを具備し
、前記全ての駆動ブロックのヘッダを同期させるように
したことを特徴とするバブルメモリ装置。