JPH02235159A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はメモリ障害回復機能を有する記憶装置に関する
。

（従来の技術） 従来からパーソナルコンピュータ等のデータ処理装置に
おいて、記憶装置（メモリ）上のデータの誤りは致命的
であり、記憶装置の容量が大きくなると誤りの起きる確
率が高くなる。そこで、従来のデータ処理装置ではメモ
リに冗長性を持たせ、ｎビットの誤りを訂正し、ｍビッ
ト以上の誤りを検出する誤り訂正符号（ＦＣＣ）のため
のハードウエアを備えている。しかし、このような冗長
性を持っていても、ｍビット以上の誤りが起きた場合は
データ処理を続行することができないという不具合があ
った。

第３図は上記不都合を回避する従来の記憶装置の構成例
である。この装置は複数のメモリ１１，？２，１３を持
っており、各メモリは同一のアドレス空間にマッピング
ざれている。従って、マイクロプロセッサ３はメモリ１
１．１２．１３の同一アドレスに同一のデータを書き込
む。次にマイクロプロセッサ３はメモリ１１，１■，１
３の同一アドレスからデータを同時に読み出し、これら
各データを多数決器２に入力する。多数決器２は入力ざ
れたデータの多数決を行って正しいデータをマイクロプ
ロセッサ３に出力する。本例の記憶装置では何ビット以
上の誤りが生じても上記多数決器によって正しいデータ
が選択ざれるため、マイクロプロセッサ３は処理を続行
できるが、記憶データの信頼性と記憶容量の関係が固定
化ざれており、融通性に欠けるため、場合によっては必
要とされる記憶データの信頼性と記憶容量とのバランス
が悪くなり、記憶容量に対してハードウエアのコストが
高くなるという欠点があった。

（発明が解決しようとする課題） 上記の如く従来の記憶装置では所定ビット以上の誤りが
記憶データに生じると、処理を続けることができなくな
ったり、処理を続けることができるものでは、場合によ
っては必要とされる記憶データの信頼性と記憶容量との
バランスが悪くなり、記憶容量に対してハードウエアの
コストが高くなるという欠点があった。そこで本発明は
上記の欠点に鑑み、記憶データの誤りが生じても処理を
続行でき且つ必要とざれる記憶データの信頼性と記憶容
量との関係をフレキシブルに変更してコストパフォーマ
ンスを改善することができる記憶装置を提供することを
目的としている。

［発明の構成コ （課題を解決するための手段） 本発明の記憶装置は、データが読み書きされるメモリと
、このメモリの領域を同一のアドレスを持った複数のメ
モリバンクに区分けするメモリバンク設定手段と、読み
出し時、前記複数のメモリバンクの中の１つにアクセス
してデータを読み出し、このデータを読み出した際にア
クセスした前記メモリバンクがデータの誤りを検出した
場合に正しいデータが読み出されるまで他のメモリバン
クの同一アドレス部に順次アクセスして正しいデータを
読み出す読み出し制御手段と、この読み出し制御手段が
メモリバンクへの１回のアクセスにてデータを読み出さ
なかった場合に誤ったデータが読み出されたメモリバン
クの前記アドレス部に前記正しいデータを書き込むメモ
リ障害回復手段とを具備した構成を有している。

（作用） 本発明の記憶装置において、メモリバンク設定手段はメ
モリの領域を同一のアドレスを持った複数のメモリバン
クに区分けする。読み出し制御手段は読み出し時、前記
複数のメモリバンクの中の１つにアクセスしてデータを
読み出し、このデータを読み出した際にアクセスした前
記メモリバンクがデータの誤りを検出した場合、正しい
データが読み出されるまで他のメモリバンクの同一アド
レス部に順次アクセスして正しいデータを読み出す。メ
モリ障害回復手段は読み出し制御手段がメモリバンクへ
の１回のアクセスにてデータを読み出さなかった場合、
．誤ったデータが読み出されたメモリバンクの前記アド
レス部に前記正しいデータを書き込む。

（実施例） 以下、本発明の一実施例を図面を参照して説明する。第
１図は本発明の記憶装置の一実施例を示したブロック図
である。１１はデータのメモリバンクへの読み出し書き
込み処理及び各メモリバンクの機能設定等の誤り回復制
御等を行うマイクロプロセッサ、１２１，　１２２・−
１２１はデータが読み書きされるメモリバンク、１３は
アドレス及びデータを伝達するシステムバス、１４１，
　轡−１４，　ｔ，ｔ対応するメモリバンクの読み書き
機能を設定するレジスタ、１５１，　１５２・−１５，
はレジスタ１４１，　１４２・・・１４，内のフラグと
バス１３上のアドレスを比較して条件が成立すると対応
するメモリバンク１２１，１２２・・・１２ｎをイネー
ブルとする信号を出力する比較器、１６は、マイクロプ
ロセッサ１１からレジスタ１４１，１４２・・・馬に設
定する設定値を伝達する内部バス、１γは各メモリバン
クの読み出しデータに誤りがあった時にマイクロプロセ
ッサ１１に割込み？ける割込み信号を伝達する信号線で
ある。

次に本実施例の動作について説明する。マイクロプロセ
ッサ１１は予め例えばメモリバンク１２１と１２２に同
一のアドレスを割当ておき、メモリバンク１２１を読み
書き可、メモリバンク１２２を書き込み可とすべく、レ
ジスタ１４１に“１１″をレジスタ１４２に“”０１”
を内部バス１６を介して設定する。なお、レジスタ１４
３，　１４４，　１４，には例えば゛’ｏｏ”（読み書
き不可）を入れておく。

まずマイクロプロセッサ１１はメモリバンクにデータを
書き込む時、例えば゛１１ＸＸ”というような４ビット
のアドレスをシステムバス１３上に出力する。比較器１
５，，１５２はシステムバス１３上のアドレスの上位２
桁とレジスタ１４ｔ　，　１４２の保持内容とを比較し
、２桁とも“１１″で一致した場合は対応するメモリバ
ンクは読み書き可、下位の１桁だけ“１″で一致した場
合は書き込みのみ可であると判定する。従って、この場
合比較器１５１．　１５■はそれぞれメモリバンク１２
１，１２２にイネーブル信号を出力して、メモリバンク
１２１　，　１２２をアクティブとする。その後、マイ
クロプロセッサ１１はデータをシステムバス１３上に送
り出し、メモリバンク１２１　，　１２。の前記アドレ
ス（“１１ＸＸ”）に前記データを書き込む。

次にマイクロプロセッサ１１がメモリバンクからデータ
を読み出す時、マイクロプロセッサ１１はシステムバス
１３上にアドレス（“１１ＸＸ”　）を出力する。比較
器１５１，１５２はシステムバス１３上のアドレスの最
上位２桁とレジスタ１４１，１４２の保持内容とを比較
し、上位の桁が゛１″で一致した場合のみ読み出し可と
判定する。従って、比較器１５１はメモリバンク１２１
ヘイネーブル信号を出力するが、比較器１５２はメモリ
バンク１２２にイネープル信号を出力しない。このため
、メモリバンク１２１のみアクティブとなり、前記アド
レス“ＩＩＸＸ”の記憶データがシステムバス１３上に
出力ざれ、このデータをマイクロプロセッサ１１が取り
込む。ところで、前記メモリバンク１２１がアクティブ
となってアドレス“１１ＸＸ”をアクセスした結果ＦＣ
Ｃがこのアドレスに書き込まれているデータの誤りを検
出すると、メモリバンク１２１は割込み線１７を介して
マイクロプロセッサ１１に割込みをかける。このためマ
イクロプロセッサ１１は割込み処理を実行し、まず誤り
のあったアドレス（この場合゛１１ＸＸ”　）を特定す
る。次にマイクロプロセッサは内部バス１６を介してレ
ジスタ１４１にメモリバンク１２１を書き込み可とする
値（“０１”）を設定し、レジスタ１４２に、メモリバ
ンク１２２を読み出し可とする値（“１１”又は“１０
”　）を設定した後、再びシステムバスにアドレス“１
１ＸＸ”を出力する。これによって、比較器１５２のみ
イネーブル信号をメモリパンク１２２に出力するため、
メモリバンク１２２のアドレス“１１ＸＸ”からその書
き込みデータがシステムバス１３上に出力ざれ、これを
マイクロプロセッサ１１が取り込んで、正しいデータが
読み出ざれる。

次にマイクロプロセッサ１１は内部バス１６を介してレ
ジスタ１４１，　１４２に“１１”、“０１゛′を設定
し直して、レジスタ１４１，　轡の設定を元に戻す。そ
の後、マイクロプロセッサ１１は割込み処理から復帰し
て、実行中であった処理を再開あるいは再実行する。第
２図は上記マイクロプロセッサの読み出し及び誤り回復
処理を示したフローチャートである。ステップ２０１に
てマイクロプロセッサ１１は読み出しアドレスをシステ
ムバス１３上に送出する。

ステップ２０２にて読み出しデータの誤り検出を示す割
込みがあるか否かを判定し、ある場合はステップ２０３
へ進んでレジスタ１４１，１４２の設定を変更した襖、
ステップ２０１へ戻る。ステップ２０２にて割込みがな
いと判定ざれた場合、ステップ２０４へ進んでシステム
バス１３上のデータを取り込み、ステップ２０５にて正
常読み出しか否かを判定する。

ここで、正常読み出しであれば処理を終了し、そうでな
いならばステップ２０Ｂへ進んで、レジスタ１４１，　
１４。の設定をステップ２０３における設定変更以前の
状態に戻す。次にステップ２０７にて書き込みアドレス
をシステムバス１３上に送出した後、ステップ２０Ｂに
て読み出した正しいデータをシステムバス１３上に送出
して処理を終了する。

本実施例によれば、予め設定するメモリバンクの数を増
加させれば、記憶容量は減少するが記憶データの信頼性
を増大させることができる。又記憶データにそれほど信
頼性が必要とざれない場合、メモリバンクの数を減少さ
せれば、記憶容量を増大させることもできる。従って、
ユーザの必要とする記憶データの信頼性とその時の記憶
容量との関係を任意に設定できるため、メモリ障害が発
生してもこれを回復して処理を続行し得る機能をもった
記憶装置のコストパフォーマンスを改善することができ
る。

［発明の効果］ 以上記述した如く本発明の記憶装置によれば記憶データ
の誤りが生じても処理を続行でき且つ必要とざれる記憶
データの信頼性と記憶容量との関係をフレキシブルに変
更してコストパフォーマンスを改善することができる。

【図面の簡単な説明】

第１図は本発明の記憶装置の一実施例を示したブロック
図、第２図は第１図に示したマイクロプロセッサの一例
を示したフローチャート、第３図は従来の記憶装置の一
例を示したブロック図である。 １１・・・マイクロプロセッサ １２１〜１２ｏ・・・メモリバンク １３・・・システムバス １４１〜馬・・・レジスタ １５１〜１５ｏ・・・比較器 １６・・・内部バス １７・・・信号線

Claims (1)

1. 【特許請求の範囲】 データが読み書きされるメモリと、 このメモリの領域を同一のアドレスを持つた複数のメモ
   リバンクに区分けするメモリバンク設定手段と、 読み出し時、前記複数のメモリバンクの中の１つにアク
   セスしてデータを読み出し、このデータを読み出した際
   にアクセスした前記メモリバンクがデータの誤りを検出
   した場合に正しいデータが読み出されるまで他のメモリ
   バンクの同一アドレス部に順次アクセスして正しいデー
   タを読み出す読み出し制御手段と、 この読み出し制御手段がメモリバンクへの１回のアクセ
   スにてデータを読み出さなかった場合に誤つたデータが
   読み出されたメモリバンクの前記アドレス部に前記正し
   いデータを書き込むメモリ障害回復手段とを具備して成
   ることを特徴とする記憶装置。