JPH02234514A - Ｃｍｏｓ型出力バッファ回路及びその駆動方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体集積回路装置等の出力段に設けられる
ＣＭＯＳ　（相補ＭＯＳトランジスタ）出カバッファ回
路に関するものである。

（従来の技術） 従来、このような分野の技術としては、特開昭６１−２
９４９２９号公報に記載されるものがあった。以下、そ
の構成を図を用いて説明する。

第２図は、従来のＣＭＯＳ出力バッファ回路の一構成例
を示す回路図である。

このＣＭＯＳ出力バッファ回路は、論理回路１の出力イ
ネーブル信号で了゛により活性化されてその論理回路１
の出力を駆動し、外部の大容量回路Ｃｏを駆動する出力
回路である。このＭＯＳ出力バッファ回路は、電源電圧
Ｖｃｃの上昇にともない所定の電圧レベル以上に高くさ
れたことを検出する電圧検出回路１０を備え、その電圧
検出回路１０の出力と、論理回路１から出力される出力
イネーブル信号百『とが、ＯＲゲート１５を介して複数
対のトライステート出力回Ｂ２０−１１．２０−１２〜
２０−ｍｌ，２０−ｍ２にそれぞれ接続されている。各
対のトライステート出力回路２０−１．１．２０−１２
〜２０−ｍｌ，２０−ｍ２は、その出力用のＰチャネル
型ＭＯＳトランジスタ（以下、ＰＭＯＳという》２１及
びＮチャネル型ＭＯＳトランジスタ（以下、ＮＩＶＩＯ
Ｓという》を介して各外部出力端子３０−１，・・・３
０−ｍにそれぞれ共通接続されている。

以上の構成において、電源電圧Ｖｃｃが所定のレベルよ
りも低い場合、電圧検出回路１０の出力が低レベル（以
下、“Ｌｌｌという）となってＯＲゲート１５が開く。

論理回路１から出力された出カイネーブル信号一テは、
トライステート出力回路２０−１１〜２０−ｍｌに供給
されると共に、前記ＯＲゲート１５を介してトライステ
ート出力回路２０−１２〜２０−ｍ２に供給される。す
ると、出力イネーブル信号で『に同期して各対のトライ
ステート出力回路２０−１１．２０−１２〜２０−ｍ１
．２０−ｍ２が同時に動作状態となり、論理回路１から
出力された信号がそのトライステート出力回路２０−１
１．２０−１２〜２０−ｍ１．２０−ｍ２で駆動され、
外部出力端子３〇一１〜３０−ｍを通して大容量回路Ｃ
ｏへ供給される。そのなめ、大容量回路ＣＯに対して高
速に充放電することが可能となる。

電源電圧Ｖｃｃが所定のレベル以上の場合には、電圧検
出回路１０の出力が高レベル（以下、“Ｈ′゜という》
となり、ＯＲゲート１５が閉じてトライステート出力回
路２０−１２〜２　０　−，　ｍ　２の出力がハイイン
ピーダンス状悪となり、出力イネーブル信号σ『によっ
て１へライステート出力回路２０−１１〜２０−ｍ２の
みが動作する。そのため、外部出力端子３０−１〜３０
−ｍに接続された大容量回路Ｃｏの充放電が、全トライ
ステート出力回路２０−１１．２０−１２〜２０−ｍｌ
，２０−ｍ２で行う場合に比べて遅くなって大容量回路
充放電時の瞬時電流が減少し、それによって半導体集積
回路装置内の浮遊インダクタンスにより発生する電源線
のノイズレベルの低減化が図れる。

（発明が解決しようとする課題） しかしながら、上記構成の回路では、次のような課題が
あった。

（ａ）　　電源電圧Ｖｃｃが比較的高い動作領域におい
て、トライステート出力回路２０−１１〜２０−ｍ１の
出力が“Ｈ”からＩＩ　Ｌ　ＩＩに変化する時、大容量
回路ＣＯの蓄積電荷が反転用のＮｉｌ／ＩＯＳ２２を通
して接地電位Ｖｓｓ側へ放電し、そのＮＭＯＳ２２に大
電流が急峻に流れるなめ、接地電位Ｖｓｓが変動して集
積回路装置の内部回路を誤動作させるおそれがあった。

（ｂ）　　各外部出力端子３０−１〜３０−ｍには各２
個のトライステート出力回路２０−１１．２０−１２〜
２０−ｍ１．２０−ｍ２がそれぞれ接続されているので
、半導体集積回路装置内において比較的大きな面積を必
要とするＭＯＳ出力バッファ回路のトランジスタの数や
、そのトランジスタを制御する信号線数が増加し、半導
体集積回路装置が大型化するばかりか、電力消費量が増
大するという問題があった。

本発明は前記従来技術が持っていた課題として、電源電
圧が比較的高い動作領域での電源線のノイズ発生、回路
形成面積の増大、及び大消費電力の点について解決した
ＣＭＯＳ出力バッファ回路を提供するものである。

（課題を解決するための手段） 本発明は前記課題を解決するために、直列接続された出
力用のＰＭＯＳ及びＮＭＯＳをオン，オフ制御してその
ＰＭＯＳとＮＭＯＳとの接続点より出力信号を出力する
ＣＭＯＳ出力バッファ回路において、電源電圧が所定レ
ベル以上になったことを検出してそれに応じた検出信号
を出力する電圧検出回路と、前記ＰＭＯＳまたはＮＭＯ
Ｓのゲートを駆動するゲート駆動手段と、前記検出信号
により前記ゲート駆動手段の電源電圧を切換える電圧切
換回路とを、設けたものである。

（作用） 本発明によれば、以上のようにＣＭＯＳ出力バッファ回
路を構成したので、電源電圧が所定のレベル以上になる
と、それが電圧検出回路で検出され、その検出信号によ
り電圧切換回路が動作してゲート駆動手段の出力が小さ
くなる。ゲート駆動手段の出力が小さくなると、出力用
ＰＭＯＳまたはＮＭＯＳのコンダクタンスが小さくなっ
てその負荷駆動能力が低下し、高電源電圧下でのノイズ
発生が抑制される。また、電圧切換回路によりゲート駆
動手段の電源電圧を切換える構成は、少ない素子数で、
かつ簡単な回路構成で実現を可能にさせる働きがある。

従って、前記課題を解決できるのである。

（実施例） 第１図は、本発明の実施例を示すＣＭＯＳ出力バッファ
回路の回路図である。

このＣＭＯＳ出力バッファ回路は、出力イネーブル信号
ＯＥにより活性化されて論理回路４０の複数の出力Ｓ４
０−１〜Ｓ４０−ｎを駆動し、例えば外部の大容景回路
Ｃｏを駆動する出力回路であり、ＣＭＯＳ集積回路で構
成されている。このＣ　Ｍ　Ｏ　Ｓ出力バッファ回路は
、電源電圧Ｖｃｃが所定レベル以上になったことを検出
してそれに応じな検出信号８５０を出力する電圧検出回
＆４５０と、論埋回路４０の出力側に接続された複数の
トライステートインバータ６０−１〜６０−ｎとを備え
、それらの出力１則には対になったインバータ６５−１
〜６５−ｎ及びゲート制御回路７０−１〜７０−ｎが接
続されている。

各トライステートインバータ６０−１〜６０−ｎは、出
力イネーブル信号○Ｅが“Ｈ”の時に通常のインバータ
動作（反転動作）を行い、ＯＥが′“Ｌ”の時に出力が
ハイインピーダンス状態になる回路であり、出力イネー
ブル信号ＯＥから逆相イネーブル信号σ『を生成するイ
ンバータ６１、２人力ＮＯＲゲート６２、及び２人力Ｎ
ＡＮＤゲート６３で構成されている。各トライステート
インバータ６０−１〜６０−ｎのＮＯＲゲート６２及び
ＮＡＮＤゲート６３のうち、各ＮＯＲゲート６２には、
インバータ６５−１〜６５−ｎを介して最終出力段のＰ
ＭＯＳ９０−１ａ〜９０−ｎａのゲートがそれぞれ接続
され、さらにＮＡＮＤゲート６３には、ゲート制御回路
７０−１〜７〇一ｎを介して最終出力段のＮＭＯＳ９０
−１ｂ〜９０−ｎｂがそれぞれ接続されている。

各ゲート制御回路７０−１〜７０−ｎは、検出信号Ｓ５
０に応じた電圧をＮＭｏＳ９０−１ｂ〜９０−ｎｂにそ
れぞれ印加してそのＮＭＯＳ９０−ｌｂ〜９０−ｎｂの
コンダクタンスｇｍを変化させる回路であり、電圧切換
回路８０と、ＮＭＯＳ９０−１ｂ〜９０−ｎｂのゲート
電圧を駆動するＰＭＯＳ８５ａ及びＮＭＯＳ８５ｂから
なるＣＭＯＳインバータ８５とで、それぞれ構成されて
いる。電圧切換回路８０は、検出信号Ｓ５０に基づき、
ゲート駆動手段であるＣＭＯＳインバータ８５に印加す
る電源電圧を変えてそのＣＭＯＳインバータ８５の駆動
能力を切換える機能を有している。

最終出力段の各ＰＭＯＳ９０−１ａ〜９０−ｎａ及びＮ
ＭＯＳ９０−１ｂ　〜９０−ｎｂは、電源電圧Ｖｃｃと
接地電位Ｖｓｓとの間にそれぞれ直列に接続され、その
各ＰＭＯＳ９０−１ａ　〜９０−ｎａ及びＮＭＯＳ９０
−１ｂ〜９０−ｎｂの接続点には外部出力端子１００−
１〜１００−ｎがそれぞれ接続されている。

なお、出力レベルを接地電位Ｖｓｓに設定するための各
ＮＭＯＳ９０−１ｂ　〜９０−ｎｂのゲート側にのみゲ
ート制御回路７０−１〜７０−ｎをそれぞれ設けている
のは、通常、ＣＭＯＳ出力バッファ回路の駆動電力によ
り誘発される電源線ノイズは、接地電位Ｖｓｓ側に多い
からである。

第３図は、第１図中の電圧検出回路５０及びゲート制御
回路７０−１付近の部分回路図である。

電圧検出回路５０は、負荷用のＰＭＯＳ５１．５２と、
電圧レベル検出用のＮＭＯＳ５３と、ダイオード接続さ
れた負荷用のＮＭＯＳ５４．５５と、ＰＭＯＳ５６ａ及
びＮＭＯＳ５６ｂからなる検出信号Ｓ５０出力用のＣＭ
ＯＳインバータ５６とで、構成されている。ゲート制御
回路７０−１中の電圧切換回路８０は、ＮＭＯＳ８１及
びＰＭ０８８２を有し、それらのゲートが検出信号Ｓ５
０に接続され、さらにそのＮＭＯＳ８１及びＰＭＯＳ８
２が電源電圧ＶｃｃとＣＭＯＳインバータ８５との間に
並列に接続されている。

以上のように構成されるＣＭＯＳ出力バッファ回路の動
作を説明する。

電源電圧Ｖｃｃが所定のレベル、例えば５Ｖよりも低い
場合、電圧検出回＃Ｉ５０は、その第３図のＮＭＯＳ５
３がオフ状態となるため、そのＮＭＯＳ５３とＰＭＯＳ
５１．５２との接続点が゛Ｈ′゛となり、それがＣＭＯ
Ｓインバータ５６で反転されて検出信号Ｓ５０が”Ｌ”
　　（＝Ｖｓｓレベル）となる。すると、電圧切換回路
８０中のＮＭＯＳ８１がオフ、ＰＭＯＳ８２がオンし、
それに接続されたＣＭＯＳインバータ８５の出力の″“
Ｈ′゜｛則が電源電圧Ｖｃｃレベルまで上がり、それが
最終出力段ＮＭＯＳ９０−１ｂ　〜９０−ｎｂにそれぞ
れ印加されることになる。

ここで、出力イネーブル信号ＯＥが゛Ｈ゜′になると、
トライステートインバータ６０−１〜６０一ｎが活性化
され、そのトライステートインバータ６０−１〜６０−
ｎにより、論理回路４０の出力Ｓ４０−１〜Ｓ４０−ｎ
が反転される。トライステートインバータ６０−１〜６
０−ｎの出力は、インバータ６５−１〜６５−ｎで反転
されて最終出力段ＰＭＯＳ９０−１ａ　〜９０−ｎａの
ゲートにそれぞれ印加されると共に、ゲート制御回路７
０−１〜７０−ｎ中の各ＣＭＯＳインバータ８５で反転
されて“゜Ｈ′゜側がＶｃｃレベル、“ＬＩＴ側がＶｓ
ｓレベルの電圧が最終出力段ＮＭＯＳ９０−ｌｂ〜９０
−ｎｂのゲートにそれぞれ印加される。これにより、最
終出力段のＰＭＯＳ９０−１ａ　〜９０−ｎａ及びＮＭ
ＯＳ９０−１ｂ　〜９０−ｎｂは、オン．オフ動作して
通常の駆動能力で、外部出力端子１００−１〜１００−
ｎ側の大容量回路Ｃｏを充放電させる。

電源電圧Ｖｃｃが所定レベル以上になった場合、電圧検
出回路５０中のＮＭＯＳ５３がオンし、そのＮＭＯＳ５
３とＰＭＯＳ５１．５２との接続点が“Ｌ”になり、そ
れがＣＭＯＳインバータ５６で反転されるため、検出信
号Ｓ５０が”Ｈ”　　（一Ｖｃｃレベル）となる。する
と、電圧切換回路８０中のスレッショルド電圧Ｖｔｎを
有するＮＭ○Ｓ８１がオン、Ｐ］ＶＩＯＳ８２がオフし
、それに接続されたＣＭＯＳインバータ８５の出力の゛
Ｈ′゜側が（Ｖｃｃ−Ｖｔｎ）レベルまでしか上がらな
い。そのため、殼終出力段のＮＭＯＳ９０−１ｂ〜９０
−ｎｂのコンダクタンスｇｍが低下し、その電流駆動能
力が小さくなる。

本実施例では、次のような利点を有している。

（ｉ）．電源電圧Ｖｃｃが所定のレベルよりも低い場合
、外部出力端子１００−１〜１００−ｎの１１　８　Ｉ
＋から“Ｌ”への変化時において、出力ノイズが発生し
にくいため、最終出力段のＮＭＯＳ９０−１ｂ〜９０−
ｎｂが通常の電流駆動能力で大容量Ｃｏの充放電を行う
。そのため、高速に大容量回路Ｃｏを駆動できる。

電源電圧Ｖｃｃが所定のレベル以上になると、外部出力
端子１００−１〜ｌｏＯ−ｎの゜′Ｈ′゜から“Ｌｌｌ
への変化時において、大容量回路ＣＯから最終出力段Ｎ
ＭＯＳ９０−１ｂ　〜９０−ｎｂを通して接地電位Ｖｓ
ｓ側へ大電流が急峻に流れ、接地電位Ｖｓｓが変動して
ノイズが発生するおそれがある。ところが、本実施例で
は、電圧切換回路８０及びＣＭＯＳインバータ８５によ
り、最終出力段のＮＭＯＳ９０−１ｂ　〜９０−ｎｂの
コンダクタンスｇｍが小さくなってその電流駆動能力が
小さくなるので、急峻な出力レベルの変化が抑制され、
接地電位Ｖｓｓ側に誘発されるノイズ発生を防止できる
。

（ｉｉ＞　　各外部出力端子１００−１〜ｌ００−ｎに
接続される出力バッファ回路の素子数が少なく、回路構
成も簡単であるため、その形成面積を減少できると共に
、消費電力も少なくできる。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。

（ａ）　　第３図のゲート制御回路７０−１〜７０−ｎ
において、ＮＭＯＳ８１とＰＭＯＳ８５ａとの間に、例
えばダイオード接続したＮＭＯＳを複数段直列接続する
ことにより、ＰＭＯＳ８５ａへの印加電圧を下げて最終
段出力段のＮＭＯＳ９０−ｌｂ〜９０−ｎｂの電流駆動
能力をより小さくすることも可能である。

（ｂ）　　第１図では、最終出力段のＮＭＯＳ９０ｌｂ
〜９０−ｎｂのゲート駆動手段をＣＭＯＳインバータ８
５で構成したが、インバータ６５−１〜６５−ｎ及びゲ
ート制御回路７０−１〜７〇一ｎを省略し、トライステ
ートインバータ６０−１−〜６０−ｎにゲート駆動手段
としての機能を持たせてもよい。この場合、トライステ
ートインバータ６０−１〜６０−ｎ中のＮＯＲゲート６
２の出力を各ＮＭＯＳ９０−１ｂ　〜９０−ｎｂのゲー
トに、ＮＡＮＤゲート６３の出力を各ＰＭＯＳ９０−１
ａ〜９０−ｎａのゲートにそれぞれ接続し、そのＮＯＲ
ゲート６２の電源電圧を電源切換回路８０で切換えるよ
うにすれば、第１図の回路とほぼ同様の作用、効果が得
られるばかりか、素子数をより少なくできる。

（ｃ）　　トライステートインバータ６０−１〜６０−
ｎは、トライステートバッファで構成してもよい。

（ｄ）　　電圧検出回路５０及び電圧切換回路８０を・
、第３図以外の回路で構成したり、ゲート駆動手段をＰ
ＭＯＳ９　０−１　ａ　〜９　０−ｎａ側に設ける等し
てもよい。

（発明の効果） 以上詳細に説明したように、本発明によれば、電圧切換
回路及びゲート駆動手段により、出力用のＰＭＯＳまた
はＮＭＯＳの負荷駆動能力を切換えるようにしたので、
電源電圧が所定のレベル以上では、前記負荷駆動能力の
低下より電源線のノイズ発生を防止できる。電源電圧が
所定のレベルよ，りも低くなると、出力用のＰＭＯＳま
たはＮＭＯＳは通常の負荷駆動能力で動作するため、出
力負荷を高速に駆動できる。さらに、それを達成する回
路構成が簡単で、素子数を少なくて済むため、回路形成
面積及び電力消費量を減少できる。従って、本発明を半
導体集積回路装置、マイクロコンピュータ、半導体記憶
装置等の種々の装置に設ければ、好結果が得られる。

【図面の簡単な説明】

第１図は本発明の実施例を示すＣＭＯＳ出力バッファ回
路の回路図、第２図は従来のＣＭＯＳ出カバッファ回路
の回路図、第３図は第１図の部分回路図である。 ４０・・・・・・論理回路、５０・・・・・・電圧検出
回路、６０−１〜６０−ｎ・・・・・・トライステート
インバー夕、７０−１〜７０−ｎ・・・・・・ゲート制
御回路、８０・・・・・・電圧切換回路、８５・・・・
・・ＣＭＯＳインバータ、９　０　−　１　ａ〜９　０
　−　ｎ　ａ−・・−出力用ＰＭＯＳ、９０　−　１　
ｂ〜９　０　−　ｎ　ｂ−−−−・・出力用ＮＭＯＳ。

Claims (1)

1. 【特許請求の範囲】 直列接続された出力用のＰチャネル型ＭＯＳトランジス
   タ及びＮチャネル型ＭＯＳトランジスタをオン、オフ制
   御してそのＰチャネル型ＭＯＳトランジスタとＮチャネ
   ル型ＭＯＳトランジスタとの接続点より出力信号を出力
   するＣＭＯＳ出力バッファ回路において、 電源電圧が所定レベル以上になったことを検出してそれ
   に応じた検出信号を出力する電圧検出回路と、 前記Ｐチャネル型ＭＯＳトランジスタまたはＮチャネル
   型ＭＯＳトランジスタのゲートを駆動するゲート駆動手
   段と、 前記検出信号により前記ゲート駆動手段の電源電圧を切
   換える電圧切換回路とを、 設けたことを特徴とするＣＭＯＳ出力バッファ回路。