JPH02227724A - 誤動作防止機構付シリアルイン、パラレルアウト型出力ポート - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、マイクロフーロセ・ソザ応用装置の出力ポー
トに関し、特に、シフトレジスタを用いたシリアルイン
、パラレルアウト型の出力ポートの誤動作防止に関する
、 従来の技術 従来、この種の出カポ−１へは、第３図に示すように、
ｎビットのシフトレジスタ１１とｎビットのラッチ１２
により構成されている。以下にその動作について説明す
る。シフトレジスタ１１はシフトクロツクか来る度にシ
リアルデータを読み込みシリアル→パラレル変換を行う
。シリアルデータを所定の個数（通常ｎ個）読み込み、
データがシフトレジスタ１１の所定のビ・・／１〜上に
達しな時点でラッチ１２にラッチクロックを与え、シフ
トレジスタ１１の出力（ｎビットのパラレル子−タ）を
ラッチさぜることにより、ラッチ１２の出力側に新しい
バラレルデータか出力される。このパラレルアウト型は
、次回ラッチクロックが来るまで保持され、データがシ
フトレジスタ１１の上をシフト中の場合（データが所定
のビット上に来ていない場合）には前回ラッチされたデ
ータを出力し続ける。以上の動作を行うことにより、２
種類のクロックから任意長のパラレル出力ポートを構成
していた、発明が解決しようとする課題 上述した従来のシリアルイン、パラレルアウト型の出力
ポートは、ラッチクロツタを与えれば必すその時点での
シフトレジスタ１１上のデータをラッチして出力する為
に、出力ポートとマイクロプロセッサが独立したボード
上に存在し出力ポートを既に動作中のシステムに挿入す
る場合には、挿入のタイミングによってはシフトレジス
タ１１がシリアルデータ３〈第２図参照）の先頭以外の
データから読み込みを始め、不完全なパラレルデータ（
最悪の場合ｎビットすべてが誤る）が出力されるという
欠点かある５ 本発明は従来の上記実情に鑑みてなされたちのであり、
従って本発明の目的は、従来の技術に内在する上記欠点
を解消することを可能とした新規なシリアルイン、ノ＼
ラレルアウト型出力ポートを提供することにある。

課題を解決するための手段 上記目的を達成する為に、本発明に係るシリアルイン、
パラレルアウト型出力ポートは、ｎビットのシフトレジ
スタと、ｎビットのラッチと、シフトレジスタのリセッ
トおよびラッチの出力禁止を行うリセット回路と、シフ
トレジスタのリセ・ソト解除を行うスタートクロック回
路と、シフトレジスタのデータシフトを行うシフトクロ
・ツク回路と、ラッチの出力禁止解除およびシフトレジ
スタのデータをラッチして出力するラッチクロ・ツク回
路とを備えて構成される。

実施例 次に、本発明をその好ましい一実施例について図面を参
照して具体的に説明する。

第１図は本発明の一実施例を示す回路ブロック構成図で
ある。

第１図を参照するに、シフトレジスタ１１は、データの
シリアル−パラレル変換用でｎ個のＤ−フリッフーフロ
ッブから成り、シフトクロックの立ち上がりによってシ
リアルデータの読み込みおよび内部データのシフトを行
う。ＦＦＩはシフトレジスタ１１の出力のリセット／リ
ヤ・ソト解除の制御用のＤ−フリ・・ｌブフロ・ツブ、
ＦＦ２はラッチ１２の出力の禁止／禁止解除の制御用の
Ｄ−フリ・ツブフロップをそれぞれ示している、 ラッチ１２は、シフトレジスタ上をシフトするパラレル
データが所定のビットに来た時の状態をラッチする為の
ものであり、ラッチクロ・ツクの立ち上がりによってラ
ッチを行い、ＯＥ端子を”　Ｌ　”とするとデータを出
力し、“Ｈ”とすると出力はハイインピーダンス状態と
なる。

次に上記した本実施例の動作について第２図のタイムチ
ャートにより説明する。

システム立ち上げ時並びに本回路を搭載したボードを動
作中のシステムに挿入する場合には、システムのマイク
ロッ”ロセッサよりリセット信号を出力し、フリップフ
ロップＦＦ１．　ＦＦ２をリセットする。この結果、シ
フトレジスタ１１の出力はリセット状態、ラッチ１２の
出力は禁止（ハイインピーダンス）状態となる。

データを出力する場合には、まずスタートクロックを“
Ｈ”→゛Ｌ　”→”　Ｈ”と変化させると、Ｌ　”→”
Ｈ″の立ち上がりにおいてフリップフロップＦＦＩのＱ
出力は′Ｌ°′→“Ｈ゛′と変化し、シフトレジスタ１
１のリセット状態が解除される。

次にシリアルデータを与えながらシフトクロックをＨ″
→”　Ｌ　”→“Ｈ″と変化させると、“Ｌ′′→“Ｈ
”の立ち上がりにおいてシフトレジスタ１１が動作しシ
リアルデータが１ビツトずつシフトする。ｎ個のデータ
をすべて書き込み、先頭のデータがシフトレジスタ１１
のＱｎ端子に現れた状態が正しい状態である。この時点
でラッチクロックを°′Ｈ“→“Ｌ′”→”Ｈ”′と変
化させると、ラッチ１２が動作してシフトレジスタ１１
の出力データＱｔ”−Ｑｎがラッチ１２のＱ＋〜Ｑｎに
現れ、次回ラッチクロックが来るまで保持される。

仮にマイクロプロセッサかシリアルデータを送出してい
る途中で本回路をシステムに挿入した場合には、まずリ
セ・ノドか行われるが、スタートクロックが来るまては
シフトレジスタのリセ・ソト状態か続くために、最初の
ラッチクロ・ツクで゛出力されるデータはすへて“′Ｌ
゛°となり、誤ったデータか゛出力されることはない。

そして次のスタートクロ・・ｌりか来た時点から正常な
動作を行うことが可能となる９ 発明の詳細 な説明したように、本発明によれば、シリアルイン、ハ
ラレルアウト型の出力ポートにおいて、シフｌ−レジス
タのリセ・・／）へおよびラッチの出力禁止を行うリセ
ソ１〜回路と、シフトレジスタのリセ・ｌト解除を行う
スタートクロック回路と、シフトレジスタの子−タシフ
トを行うシフトクロ・ツク回路と、ラッチの出力禁止解
除およびシフトレジスタのデータをラッチして出力する
う・７チクロ・・ｌり回路とを有することによって、シ
リアルデータの書き込み途中で出力ポートを起動させて
も誤っなデータか出力されず、次回の正常なデータから
出力を始めることかできる効果か得られる。

【図面の簡単な説明】

第１図は本発明に係る出力ポートの一実施例を示す回路
フロック構成図、第２０１は第１図に示した回路構成の
動作タイムチャー１〜、第３図は従来における出カポ−
１への回路フロ・ツク図である。 １１・・ｎビットシフトレジスタ、１．２−ｎヒラ１−
ラ・ｌチ 特許出願人　　　日本電気株式会社 代　　理　　人

Claims (1)

【特許請求の範囲】
1. ｎビットのシフトレジスタとｎビットのラッチからなり
   、シリアルデータを前記シフトレジスタによってｎビッ
   トのパラレルデータに変換し、前記ラッチによってパラ
   レルデータが正しい出力ビット上にある状態を固定する
   シリアルイン、パラレルアウト型出力ポートにおいて、
   出力ポート起動時にリセット信号によって前記シフトレ
   ジスタのリセットとラッチの出力禁止を開始しスタート
   クロックによって前記シフトレジスタのリセットを解除
   しラッチクロックによって前記ラッチの出力禁止を解除
   する回路機構と、シリアルデータ書き込み時にスタート
   クロック発生→シリアルデータ書き込み（ｎ回繰り返し
   ）→ラッチクロック発生という手順で毎回書き込みを行
   うソフトウェアまたはシーケンスとを持つことを特徴と
   する誤動作防止機構付シリアルイン、パラレルアウト型
   出力ポート。