JPH02224273A - Mos型半導体素子およびその製造方法 - Google Patents
Mos型半導体素子およびその製造方法Info
- Publication number
- JPH02224273A JPH02224273A JP31384688A JP31384688A JPH02224273A JP H02224273 A JPH02224273 A JP H02224273A JP 31384688 A JP31384688 A JP 31384688A JP 31384688 A JP31384688 A JP 31384688A JP H02224273 A JPH02224273 A JP H02224273A
- Authority
- JP
- Japan
- Prior art keywords
- film
- metal
- gate insulating
- insulating film
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 24
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 229910052751 metal Inorganic materials 0.000 claims abstract description 26
- 239000002184 metal Substances 0.000 claims abstract description 26
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 24
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 24
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 15
- 150000004706 metal oxides Chemical class 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims description 23
- 230000001681 protective effect Effects 0.000 claims description 9
- 230000003647 oxidation Effects 0.000 claims description 8
- 238000007254 oxidation reaction Methods 0.000 claims description 8
- 230000001590 oxidative effect Effects 0.000 claims 1
- 239000010408 film Substances 0.000 abstract description 126
- 239000010409 thin film Substances 0.000 abstract description 9
- 230000005641 tunneling Effects 0.000 abstract description 4
- 238000000034 method Methods 0.000 description 22
- 229910052581 Si3N4 Inorganic materials 0.000 description 21
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 21
- 229910052715 tantalum Inorganic materials 0.000 description 20
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 19
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 17
- 229910001936 tantalum oxide Inorganic materials 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 230000015572 biosynthetic process Effects 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 2
- WEAMLHXSIBDPGN-UHFFFAOYSA-N (4-hydroxy-3-methylphenyl) thiocyanate Chemical compound CC1=CC(SC#N)=CC=C1O WEAMLHXSIBDPGN-UHFFFAOYSA-N 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 150000002736 metal compounds Chemical class 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 150000003481 tantalum Chemical class 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
- 229910021355 zirconium silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分IF)
この発明は、MOS型半導体素子およびその製造方法に
関するものである。
関するものである。
(従来の技術)
半導体デバイスの高性能化のために、スケーリング則を
よりどころとした縮小化が進められている。しかし、縮
小化が進むにつれて、従来考慮されていなかった次のよ
うな問題点が発生するようになった。
よりどころとした縮小化が進められている。しかし、縮
小化が進むにつれて、従来考慮されていなかった次のよ
うな問題点が発生するようになった。
(1) ソース/ドレイン接合深さが浅くなることに
より、ソース/ドレインの寄生抵抗弁が大きくなり、ト
ランジスタを微細化し、チャネル抵抗を小さくしても、
それに見合うだけのドレイン電流の増加が得られなくな
った。
より、ソース/ドレインの寄生抵抗弁が大きくなり、ト
ランジスタを微細化し、チャネル抵抗を小さくしても、
それに見合うだけのドレイン電流の増加が得られなくな
った。
(2)ゲート絶縁膜が薄膜化され、ゲート耐圧の低下、
さらにはトンネリングによるゲート電流の増加が見うけ
られるようになった。これは、ゲート絶縁膜がシリコン
酸化膜で約5 nmより薄いとき顕著となる。
さらにはトンネリングによるゲート電流の増加が見うけ
られるようになった。これは、ゲート絶縁膜がシリコン
酸化膜で約5 nmより薄いとき顕著となる。
以上の問題点を解決するために、種々の方法が考えられ
ている。例えば、前記問題点1に対しては、ソース/ド
レイン表面部のシリサイド化、問題点2に対しては、ゲ
ート絶縁膜としてシリコン酸化膜より比誘電率の大きい
シリコン窒化膜を使用するなどが代替案とされている。
ている。例えば、前記問題点1に対しては、ソース/ド
レイン表面部のシリサイド化、問題点2に対しては、ゲ
ート絶縁膜としてシリコン酸化膜より比誘電率の大きい
シリコン窒化膜を使用するなどが代替案とされている。
(発明が解決しようとする課ffり
しかしながら、シリコン窒化膜はシリコン酸化膜に比べ
て比誘電率が7.4とあまり大きくなく(SiOは3.
9)、決して有効な材料とは言い難く、ゲート絶縁膜の
薄膜化による問題点を充分解決できなかった。また、ソ
ース/ドレイン表面部を従来の方法でシリサイド化する
と、製造工程数が増大する欠点があった。
て比誘電率が7.4とあまり大きくなく(SiOは3.
9)、決して有効な材料とは言い難く、ゲート絶縁膜の
薄膜化による問題点を充分解決できなかった。また、ソ
ース/ドレイン表面部を従来の方法でシリサイド化する
と、製造工程数が増大する欠点があった。
乙の発明は、以上述べたゲート絶縁膜の薄膜化による問
題点を除去し、かつドレイン電流の大きい、性能のよい
MOS型半導体素子を提供することを目的とする。
題点を除去し、かつドレイン電流の大きい、性能のよい
MOS型半導体素子を提供することを目的とする。
また、この発明は、上述のような高性能なMOS型半導
体素子を工程を複雑にすることなく容易に得られろMO
8型半導体素子の製造方法を提供することを目的とする
。
体素子を工程を複雑にすることなく容易に得られろMO
8型半導体素子の製造方法を提供することを目的とする
。
(課題を解決するための手段)
この発明は、MOS型半導体素子において、ソース/ド
レイン領域上に金属シリサイド膜を形成し、かつゲート
絶縁膜の少なくとも一部として金属酸化膜を形成するも
のである。
レイン領域上に金属シリサイド膜を形成し、かつゲート
絶縁膜の少なくとも一部として金属酸化膜を形成するも
のである。
また、この発明は、上記構造の製造方法として、半導体
基板の表面に金属膜を形成し、その上に酸化保護膜パタ
ーンを形成し、この酸化保護膜パターンをマスクとして
前記金属膜を選択的に酸化することにより、金属膜の一
部をゲート絶縁膜としての金属酸化膜に変換し、その後
、前記酸化保護膜パターンで覆われた前記金属膜を半導
体基板と反応させ、金属シリサイド膜を形成するもので
ある。
基板の表面に金属膜を形成し、その上に酸化保護膜パタ
ーンを形成し、この酸化保護膜パターンをマスクとして
前記金属膜を選択的に酸化することにより、金属膜の一
部をゲート絶縁膜としての金属酸化膜に変換し、その後
、前記酸化保護膜パターンで覆われた前記金属膜を半導
体基板と反応させ、金属シリサイド膜を形成するもので
ある。
(作 用)
上記製造方法においては、金属酸化膜と金属シリサイド
膜が一部工程を共用して、かつ自己整合的に形成される
。
膜が一部工程を共用して、かつ自己整合的に形成される
。
そして、ゲート絶縁膜としての前記金属酸化膜、例えば
タンタル酸化膜は、二酸化シリコンや窒化シリコンに比
べて比誘電率が22と高く (二酸化シリコンは3.9
、窒化シリコンは?) 、MOS型半導体素子のゲート
絶縁膜に適用した場合、同じ膜厚ならばドレイン電流が
大きくなり、また、同じドレイン電流を得るならば、膜
厚を厚くすることができろ。したがって、従来のゲート
絶縁膜の薄膜化による問題点、すなわち信頼性、制御性
。
タンタル酸化膜は、二酸化シリコンや窒化シリコンに比
べて比誘電率が22と高く (二酸化シリコンは3.9
、窒化シリコンは?) 、MOS型半導体素子のゲート
絶縁膜に適用した場合、同じ膜厚ならばドレイン電流が
大きくなり、また、同じドレイン電流を得るならば、膜
厚を厚くすることができろ。したがって、従来のゲート
絶縁膜の薄膜化による問題点、すなわち信頼性、制御性
。
トンネリングなどの物理的な問題は解消される。
他方、ソース/ドレイン領域上の金属シリサイド膜、例
えばタンタルシリサイドは、その比抵抗が、高濃度にド
ーピングしたシリコン(ρ)300〜100μΩ・am
)に比べて約20μΩ・口と小さく、シたがって、微細
化による浅いソース/ドレイン接合における璋抗の増大
が解消され、ドレイン電流の増大を図ることができる。
えばタンタルシリサイドは、その比抵抗が、高濃度にド
ーピングしたシリコン(ρ)300〜100μΩ・am
)に比べて約20μΩ・口と小さく、シたがって、微細
化による浅いソース/ドレイン接合における璋抗の増大
が解消され、ドレイン電流の増大を図ることができる。
(実施例)
以下この発明の一実施例を図面を参照して説明する。
第1図は、この発明のMOS型半導体素子の一実施例を
示す構造断面図である。この図において、11はシリコ
ン基板であり、この基板11上は、選択的に形成された
フィールド酸化膜12により素子形成領域とフィールド
領域に分けられる。素子形成領域の表面部内には、チャ
ネル領域を挾んで、ソース/ドレイン領域としての拡散
層13が形成される。この拡散層13上には、金属シリ
サイド膜としてタンタルシリサイド膜14が形成される
。一方、チャネル領域の基板表面上には、薄いシリコン
酸化膜15を挾んでゲート絶縁膜としての(前記シリコ
ン酸化膜15もゲート絶縁膜の一部と考えられる)金属
酸化膜、ここではタンタル酸化膜(詳しくは五酸化タン
タル膜)16が形成されており、このタンタル酸化膜1
6上にはゲート電極17が形成されろ。そして、このゲ
ート電極17上など、基板11上の全面を覆って中間絶
縁膜18.が形成されており、さらに、この中間絶縁膜
18に開けたコンタクトホールを通して前記タンタルシ
リサイド膜14(延いては拡散層13)や前記ゲート電
極17に接続される配線電@19が形成されている。
示す構造断面図である。この図において、11はシリコ
ン基板であり、この基板11上は、選択的に形成された
フィールド酸化膜12により素子形成領域とフィールド
領域に分けられる。素子形成領域の表面部内には、チャ
ネル領域を挾んで、ソース/ドレイン領域としての拡散
層13が形成される。この拡散層13上には、金属シリ
サイド膜としてタンタルシリサイド膜14が形成される
。一方、チャネル領域の基板表面上には、薄いシリコン
酸化膜15を挾んでゲート絶縁膜としての(前記シリコ
ン酸化膜15もゲート絶縁膜の一部と考えられる)金属
酸化膜、ここではタンタル酸化膜(詳しくは五酸化タン
タル膜)16が形成されており、このタンタル酸化膜1
6上にはゲート電極17が形成されろ。そして、このゲ
ート電極17上など、基板11上の全面を覆って中間絶
縁膜18.が形成されており、さらに、この中間絶縁膜
18に開けたコンタクトホールを通して前記タンタルシ
リサイド膜14(延いては拡散層13)や前記ゲート電
極17に接続される配線電@19が形成されている。
このようなMO8型半導体素子において、ゲート絶縁膜
としてのタンタル酸化膜1Gは、従来のシリコンプロセ
スに用いられている二酸化シリコンや窒化シリコンに比
べて比訪電率が22と高く(二酸化シリコンは3.9、
窒化シリコンは7ン、MOS型半導体素子のゲート絶縁
膜に適用した場合、同じ膜厚ならばドレイン電流が大き
くなり、また、同じドレイン電流を得るならば膜厚を大
きくすることができろ。このため、従来のプロセスに用
いられていたゲート絶縁膜の薄膜化による問題点、つま
り、信頼性、制御性、トンネリングなどの物理的なII
IJIII点をすべて解消することができろ。なお、S
i上または多結晶シリコン上に形成された五酸化タンタ
ルキャパシタは、極めて低い欠陥密度を実現し得ろプロ
セスが可能であり、絶縁破壊にも強いことが報告されて
いる。
としてのタンタル酸化膜1Gは、従来のシリコンプロセ
スに用いられている二酸化シリコンや窒化シリコンに比
べて比訪電率が22と高く(二酸化シリコンは3.9、
窒化シリコンは7ン、MOS型半導体素子のゲート絶縁
膜に適用した場合、同じ膜厚ならばドレイン電流が大き
くなり、また、同じドレイン電流を得るならば膜厚を大
きくすることができろ。このため、従来のプロセスに用
いられていたゲート絶縁膜の薄膜化による問題点、つま
り、信頼性、制御性、トンネリングなどの物理的なII
IJIII点をすべて解消することができろ。なお、S
i上または多結晶シリコン上に形成された五酸化タンタ
ルキャパシタは、極めて低い欠陥密度を実現し得ろプロ
セスが可能であり、絶縁破壊にも強いことが報告されて
いる。
他方、微細化による浅いソース/ドレイン接合における
抵抗の増大が問題となるが、タンタルシリサイド膜14
は、その比抵抗が、高密度にドーピングしたシリコン(
ρ>300〜1000μQ・cm)に比べて約20μΩ
・(1)と小さく、前記の問題点を解消できる。したが
って、ドレイン電流の増大を図ることができる。
抵抗の増大が問題となるが、タンタルシリサイド膜14
は、その比抵抗が、高密度にドーピングしたシリコン(
ρ>300〜1000μQ・cm)に比べて約20μΩ
・(1)と小さく、前記の問題点を解消できる。したが
って、ドレイン電流の増大を図ることができる。
上記のような効果を有する第1図のMOS型半導体素子
は、第2図(この発明のMO8型半導体素子の製造方法
の一実施例)に示すようにして製造されろ。
は、第2図(この発明のMO8型半導体素子の製造方法
の一実施例)に示すようにして製造されろ。
まず第2図fa)に示すように、周知の方法により、シ
リコン基板11の表面に選択的に600 nm厚のフィ
ールド酸化膜12を診成し、基板11上をフィールド領
域と素子形成領域に分ける。次に、基板11上の全面に
タンタルr4N21を例えばスパッタ法により30 n
m厚に堆積し、さらにその上部にシリコン窒化膜22を
250 nm厚に形成する。その後、フォトリソグラフ
ィー技術により、素子形成領域中、ゲート領域部分のシ
リコン窒化膜22を選択的に除去する。ここで、先のタ
ンタル薄膜21の膜厚は、後の工程で、ゲート絶縁膜で
あるタンタル酸化膜の厚さおよびソース/ドレインのタ
ンタルシリサイド膜の厚さとなる。ゲート絶縁膜の厚さ
は薄い方が、また、シリサイド膜の厚さは厚い方が、デ
バイスの特性が向上するため、このタンタル薄膜21の
厚さは、これらの関係のトレードオフとなり、これから
考えて、30〜50 nmが適当である。
リコン基板11の表面に選択的に600 nm厚のフィ
ールド酸化膜12を診成し、基板11上をフィールド領
域と素子形成領域に分ける。次に、基板11上の全面に
タンタルr4N21を例えばスパッタ法により30 n
m厚に堆積し、さらにその上部にシリコン窒化膜22を
250 nm厚に形成する。その後、フォトリソグラフ
ィー技術により、素子形成領域中、ゲート領域部分のシ
リコン窒化膜22を選択的に除去する。ここで、先のタ
ンタル薄膜21の膜厚は、後の工程で、ゲート絶縁膜で
あるタンタル酸化膜の厚さおよびソース/ドレインのタ
ンタルシリサイド膜の厚さとなる。ゲート絶縁膜の厚さ
は薄い方が、また、シリサイド膜の厚さは厚い方が、デ
バイスの特性が向上するため、このタンタル薄膜21の
厚さは、これらの関係のトレードオフとなり、これから
考えて、30〜50 nmが適当である。
次いで、このタンタル薄膜21をシリコン窒化膜22を
マスクにして、陽極酸化法により、第2図(b)に示す
ようにタンタル酸化膜(Ta、O,) 16に変換する
。このとき、タンタル酸化膜16が形成されるのは、シ
リコン窒化膜22が除去されたゲート領域部分だけであ
り、これによりゲート絶縁膜が形成される。
マスクにして、陽極酸化法により、第2図(b)に示す
ようにタンタル酸化膜(Ta、O,) 16に変換する
。このとき、タンタル酸化膜16が形成されるのは、シ
リコン窒化膜22が除去されたゲート領域部分だけであ
り、これによりゲート絶縁膜が形成される。
ソ(7)後、400〜600℃、10〜100分の条件
で熱処理を行い、先程、タンタル酸化膜16を形成した
以外の部分のタンタル1膜21、すなわち素子形成領域
中ソース/ドレイン形成領域の、シリコン窒化膜22で
覆われたタンタル薄膜21をシリコン基板11と反応さ
せて、第2図(clに示すようにタンタルシリサイド膜
(TaSi2)14を形成する。この反応は400℃以
上で起こり、高温になるほど速やかに反応が進むが、6
00℃以上ではタンタル酸化M16とシリコン基板11
との間で反応が起き、絶縁膜としての特性が低下するた
め、この温度以下が望ましい。この制限を取^除くため
には、先程の陽極酸化の工程で、シリコン基板11の表
面まで薄く (5〜10人)酸化し、タンタル酸化膜1
6とシリコン基板11間にシリコン酸化膜15を形成す
るのが簡便で良い方法である。この実施例および第1図
の素子では、そのようにしている。
で熱処理を行い、先程、タンタル酸化膜16を形成した
以外の部分のタンタル1膜21、すなわち素子形成領域
中ソース/ドレイン形成領域の、シリコン窒化膜22で
覆われたタンタル薄膜21をシリコン基板11と反応さ
せて、第2図(clに示すようにタンタルシリサイド膜
(TaSi2)14を形成する。この反応は400℃以
上で起こり、高温になるほど速やかに反応が進むが、6
00℃以上ではタンタル酸化M16とシリコン基板11
との間で反応が起き、絶縁膜としての特性が低下するた
め、この温度以下が望ましい。この制限を取^除くため
には、先程の陽極酸化の工程で、シリコン基板11の表
面まで薄く (5〜10人)酸化し、タンタル酸化膜1
6とシリコン基板11間にシリコン酸化膜15を形成す
るのが簡便で良い方法である。この実施例および第1図
の素子では、そのようにしている。
その後、第2図(d)に示すように、タンタル酸化膜1
6(ゲート絶縁膜)上にゲート電極17をすフトオフ法
またはエッチバック法により形成し、シリコン窒化膜2
2およびフィールド酸化膜12上の未反応タンタル薄膜
21を除去した後、ゲート電極17をマスクにしたイオ
ン注入により、タンタルシリサイド膜14下の基板表面
部内にソース/ドレイン領域としての拡散層13を形成
する。
6(ゲート絶縁膜)上にゲート電極17をすフトオフ法
またはエッチバック法により形成し、シリコン窒化膜2
2およびフィールド酸化膜12上の未反応タンタル薄膜
21を除去した後、ゲート電極17をマスクにしたイオ
ン注入により、タンタルシリサイド膜14下の基板表面
部内にソース/ドレイン領域としての拡散層13を形成
する。
ここで、ゲート電8ii17の材料としては、比抵抗お
よびタンタル酸化膜16との反応性を考慮すると、タン
グステンなどの高融点金属が有効である。
よびタンタル酸化膜16との反応性を考慮すると、タン
グステンなどの高融点金属が有効である。
多結晶シリコンをゲート電極17として使用するには、
タンタル酸化膜16との反応を避けるために、間に、5
〜20 nm厚のシリコン窒化膜を形成する必要がある
。このシリコン窒化膜は、ゲート電1ii17形成時、
シリコン窒化膜22を有する基板上にゲート電極形成用
多結晶シリコンを被着する前に、同基板上の全面にシリ
コン窒化膜を被着しておくことにより、ゲート電極17
と同時にリフトオフ法またはエッチバック法により、ゲ
ート電極17と自己整合的に形成できる。なお、このシ
リコン窒化膜を形成する場合は、酸化保護膜としてシリ
コン窒化膜22以外の材質のものを使用する必要がある
。
タンタル酸化膜16との反応を避けるために、間に、5
〜20 nm厚のシリコン窒化膜を形成する必要がある
。このシリコン窒化膜は、ゲート電1ii17形成時、
シリコン窒化膜22を有する基板上にゲート電極形成用
多結晶シリコンを被着する前に、同基板上の全面にシリ
コン窒化膜を被着しておくことにより、ゲート電極17
と同時にリフトオフ法またはエッチバック法により、ゲ
ート電極17と自己整合的に形成できる。なお、このシ
リコン窒化膜を形成する場合は、酸化保護膜としてシリ
コン窒化膜22以外の材質のものを使用する必要がある
。
最後に、第2図telに示すように基板11上の全面に
中間絶縁膜18を形成し、コンタクトホールを開け、配
線電極19(必要ならば2層以上)を形成することによ
り、第1図の素子が完成する。
中間絶縁膜18を形成し、コンタクトホールを開け、配
線電極19(必要ならば2層以上)を形成することによ
り、第1図の素子が完成する。
なお、上記実施例では、金属膜としてタンタル薄膜を用
いたが、その酸化膜が良好な絶縁特性を示し、またシリ
コンとの金属化合物を形成するものであれば、タンタル
に限ることはなく、例えばチタンやジルコニウムも利用
することができる。
いたが、その酸化膜が良好な絶縁特性を示し、またシリ
コンとの金属化合物を形成するものであれば、タンタル
に限ることはなく、例えばチタンやジルコニウムも利用
することができる。
ということは、ゲート絶縁膜としての金属酸化膜にチタ
ン酸化膜やジルコニウム酸化膜などを使用できるという
ことであり、ソース/ドレインの金属シリサイド膜とし
てチタンシリサイド膜やジルコニウムシリサイド膜など
を使用できるということである。
ン酸化膜やジルコニウム酸化膜などを使用できるという
ことであり、ソース/ドレインの金属シリサイド膜とし
てチタンシリサイド膜やジルコニウムシリサイド膜など
を使用できるということである。
また、上記実施例では、酸化保護膜(酸化マスク材)と
してシリコン窒化膜を用いているが、酸化マスクとして
の性質が得られれば、これに限るものではない。
してシリコン窒化膜を用いているが、酸化マスクとして
の性質が得られれば、これに限るものではない。
さらに、ゲート電極17の形成法として、リフトオフ法
またはエッチバック法を用いる例を示しているが、これ
に限るものではなく、タンタル酸化膜16およびタンタ
ルシリサイド膜14形成後、シリコン窒化膜22を一旦
除去し、新たに通常の方法によりゲート電極17を形成
する方法でもよい。なお、実施例のりフトオフ法または
エッチバック法によれば、タンタル酸化膜16/タンタ
ルシリサイド膜14に対してゲート電極17を自己整合
的に形成できる。
またはエッチバック法を用いる例を示しているが、これ
に限るものではなく、タンタル酸化膜16およびタンタ
ルシリサイド膜14形成後、シリコン窒化膜22を一旦
除去し、新たに通常の方法によりゲート電極17を形成
する方法でもよい。なお、実施例のりフトオフ法または
エッチバック法によれば、タンタル酸化膜16/タンタ
ルシリサイド膜14に対してゲート電極17を自己整合
的に形成できる。
(発明の効果)
以上、詳細に説明したように、この発明のMOS型半導
体素子によれば、ゲート絶縁膜として比誘電率の高い金
属酸化膜を、また、ソース/ドレイン領域上に比抵抗の
小さい金属シリサイド膜を形成するようにしたので、ゲ
ート絶縁膜の薄膜化による問題点を解決し、かつドレイ
ン電流の増大を図ることができ、性能の向上を充分に図
ることができる。
体素子によれば、ゲート絶縁膜として比誘電率の高い金
属酸化膜を、また、ソース/ドレイン領域上に比抵抗の
小さい金属シリサイド膜を形成するようにしたので、ゲ
ート絶縁膜の薄膜化による問題点を解決し、かつドレイ
ン電流の増大を図ることができ、性能の向上を充分に図
ることができる。
また、この発明の製造方法によれば、金属酸化膜/金属
シリサイド膜を自己整合的に一部工程を共用して形成で
きろため、前述した利点を最大限に発揮する素子を工程
を複雑にすることなく容易に得ろことができる。
シリサイド膜を自己整合的に一部工程を共用して形成で
きろため、前述した利点を最大限に発揮する素子を工程
を複雑にすることなく容易に得ろことができる。
第1図はこの発明のMOS型半導体素子の一実施例を示
す構造断面図、第2図はこの発明のMOS型半導体素子
の製造方法の一実施例を示すi程断面図である。 11・・・シリコン基板、13・・・拡散層、14・・
・タンタルシリサイド膜、16・・・タンタル酸化膜、
17・・・ゲート電極、21・・・タンタル薄膜、22
・・・シリコン窒化膜。 本発明一実施例の製造工程断面図 本発明−実施側の製造工程断面図 第2図
す構造断面図、第2図はこの発明のMOS型半導体素子
の製造方法の一実施例を示すi程断面図である。 11・・・シリコン基板、13・・・拡散層、14・・
・タンタルシリサイド膜、16・・・タンタル酸化膜、
17・・・ゲート電極、21・・・タンタル薄膜、22
・・・シリコン窒化膜。 本発明一実施例の製造工程断面図 本発明−実施側の製造工程断面図 第2図
Claims (2)
- (1)半導体基板の表面部内にチャネル領域を挾んでソ
ース/ドレイン領域が形成され、チャネル領域の基板表
面上にはゲート絶縁膜を挾んでゲート電極が形成された
MOS型半導体素子において、ソース/ドレイン領域上
に金属シリサイド膜が形成され、 かつゲート絶縁膜の少なくとも一部として金属酸化膜が
形成されたことを特徴とするMOS型半導体素子。 - (2)半導体基板の表面に金属膜を形成し、さらにその
上に酸化保護膜パターンを形成する工程と、その酸化保
護膜パターンをマスクとして前記金属膜を選択的に酸化
し、金属膜の一部をゲート絶縁膜としての金属酸化膜に
変換する工程と、その後、前記酸化保護膜パターンで覆
われた前記金属膜を半導体基板と反応させ、金属シリサ
イド膜を形成する工程と、 その後、前記ゲート絶縁膜としての金属酸化膜上にゲー
ト電極を形成し、さらに前記金属シリサイド膜下の基板
内にソース/ドレイン領域を形成する工程とを具備して
なるMOS型半導体素子の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31384688A JPH02224273A (ja) | 1988-12-14 | 1988-12-14 | Mos型半導体素子およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31384688A JPH02224273A (ja) | 1988-12-14 | 1988-12-14 | Mos型半導体素子およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02224273A true JPH02224273A (ja) | 1990-09-06 |
Family
ID=18046213
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31384688A Pending JPH02224273A (ja) | 1988-12-14 | 1988-12-14 | Mos型半導体素子およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02224273A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0641027A1 (en) * | 1992-05-13 | 1995-03-01 | OHMI, Tadahiro | Semiconductor device |
-
1988
- 1988-12-14 JP JP31384688A patent/JPH02224273A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0641027A1 (en) * | 1992-05-13 | 1995-03-01 | OHMI, Tadahiro | Semiconductor device |
EP0641027A4 (en) * | 1992-05-13 | 1995-11-02 | Tadahiro Ohmi | SEMICONDUCTOR ARRANGEMENT. |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6200835B1 (en) | Methods of forming conductive polysilicon lines and bottom gated thin film transistors, and conductive polysilicon lines and thin film transistors | |
US6376888B1 (en) | Semiconductor device and method of manufacturing the same | |
US5753546A (en) | Method for fabricating metal oxide field effect transistors | |
US4716131A (en) | Method of manufacturing semiconductor device having polycrystalline silicon layer with metal silicide film | |
US5134451A (en) | MOS semiconductive device | |
US6964893B2 (en) | Semiconductor device and method of fabricating the same | |
JPS61230362A (ja) | チタニウム珪化物ゲート電極および相互接続の製作方法 | |
US6215142B1 (en) | Analog semiconductor device and method of fabricating the same | |
KR910006700B1 (ko) | Mos형 반도체장치의 제조방법 | |
US5569947A (en) | Insulated-gate field-effect transistor in a semiconductor device in which source/drain electrodes are defined by formation of silicide on a gate electrode and a field-effect transistor | |
JPH04290447A (ja) | 電荷結合素子を持つ半導体集積回路装置の製造方法 | |
JPS5856263B2 (ja) | 半導体装置の製造方法 | |
US4216573A (en) | Three mask process for making field effect transistors | |
JPH01194362A (ja) | 埋め込みゲート型mosfetの製造方法 | |
JPH02224273A (ja) | Mos型半導体素子およびその製造方法 | |
US5804838A (en) | Thin film transistors | |
US6204521B1 (en) | Thin film transistors | |
US6730587B1 (en) | Titanium barrier for nickel silicidation of a gate electrode | |
JPH0645614A (ja) | 読出し専用半導体メモリの製造方法 | |
JPH039572A (ja) | 半導体装置の製造方法 | |
JP3373772B2 (ja) | 半導体装置 | |
JPH0254536A (ja) | 半導体装置及びその製造方法 | |
JPH1050941A (ja) | 半導体集積回路の製造方法 | |
JPH02121336A (ja) | 半導体装置及びその製造方法 | |
JPH01260857A (ja) | 半導体素子およびその製造方法 |