JPH02223278A - ファクシミリ信号冗長ビット除去方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ファクシミリ信号の中でフィルピットのかわ
りに時間調整のために使用される冗長ビットの除去方式
に関する。

従来の技術 従来においては、フィルピットの除去のみが行われ、そ
の他の冗長ビットの除去方式は提案されていない。

発明が解決しようとする問題点 従って、従来においては、フィルピット以外の冗長ビッ
トが挿入されているファクシミリ信号において情報量が
多くなってしまうという欠点があった。

本発明は従来の技術に内在する上記欠点を除去する為に
なされたものであり、従って本発明の目的は、フィルピ
ット以外の冗長ビットをも除去することを可能とした新
規なファクシミリ信号冗長ビット除去方式を提供するこ
とにある。

問題点を解決するための手段 上記目的を達成する為に１本発明に係るファクシミリ信
号冗長ビット除去方式は、受信クロックに同期して入力
されたＭ）ｌ符号化ファクシミリ信号を復号し各符号化
コードの復号終了を検出する復号回路と、符号化コード
バタンの中から白Ｏ十黒０パタンを検出する白Ｏ十黒０
バタン検出回路と。

前記復号回路の復号終了信号と前記白Ｏ十黒０検出回絡
め出力が一致した時に動作を開始し１８ビットのカウン
トを行う１８ビットカウンタと、前記１８ビットカウン
タが動作を開始し１８ビット間は、送信クロックをマス
クするアンドゲートと、送信クロックと送信画信号間の
同期を取るための画信号遅延回路とを備えて構成される
。

実施例 次に本発明をその好ましい一実施例について第１図、第
２図、第３図を参照して具体的に説明する。

第１図は本発明の一実施例を示すブロック構成図、第２
図は本発明の一実施例を説明するためのタイミングチャ
ート、第３図は白０＋黒Ｏ符号化コードを示す図である
。

第１図において、参照番号１１は画信号遅延回路、１２
は復号回路、１３は白Ｏ十黒０検出回路、１４はオア回
路、１５は１８ビット力ウンタ回路、１６はアンド回路
をそれぞれ示す。

第１図を参照するに、復号回路１２は受信画信号を復号
しコードの最後で復号終了信号を出力する。

白Ｏ十黒Ｏ検出回路１３は第３図に示す白０＋黒０パタ
ンを検出した時に最後のビットで検出信号を出力する。

復号回路１２と白Ｏ十黒０検出回路１３の出力を入力と
するオア回路１４の出力は復号終了かつ白０＋黒Ｏバタ
ン検出において白０＋黒０パタン検出信号を出力する。

この出力信号により出力を“ＯＩ＋にプリセットされる
カウンタ回路１５は１８になるまでカウントし、出力は
、カウント開始から１８になるまで“０′″となり、１
８になった時点で１”に固定される。そのために、白０
＋黒Ｏパターンが検出されてから１８クロック分はアン
ド回路１６によって送信クロックは“０”に固定となる
。

この送信クロックと受信画信号を同期させるために遅延
させる画信号遅延回路１１の出力となる送信画信号を送
信することにより、白０＋黒Ｏバタンの冗長ビットは除
去される。

発明の詳細 な説明したように、本発明によれば、フィルビット以外
の冗長ビットを除去できる効果が得られる。

【図面の簡単な説明】

第１図は本発明に係るファクシミリ信号冗長ビット除去
方式の一実施例を示すブロック構成図。 第２図は第１図を説明するためのタイミングチャート、
第３図は白Ｏ十黒０符号化コードを示す図である。 １１、　、　、画信号遅延回路、１２．　、　、復号回
路、Ｉ３・・、白０＋黒０バタン検出回路、　１４．　
、　、オア回路、１５．　、　、１８ビットカウンタ、
１６．　、　、アンド回路

Claims (1)

【特許請求の範囲】
1. 受信クロックに同期して入力されたＭＨ符号化ファクシ
   ミリ信号を復号し各符号化コードの復号終了を検出する
   復号回路と、符号化コードパタンの中から白０＋黒０パ
   タンを検出する白０＋黒０パタン検出回路と、前記復号
   回路の復号終了信号と前記白０＋黒０検出回路の出力が
   一致した時に動作を開始し１８ビットのカウントを行う
   １８ビットカウンタと、前記１８ビットカウンタが動作
   を開始し１８ビット間は、送信クロックをマスクするア
   ンドゲートと、送信クロックと送信画信号間の同期を取
   るための画信号遅延回路とを備えたことを特徴とするフ
   ァクシミリ信号冗長ビット除去方式。