JPH02219389A - 映像信号のｄ／ａ変換回路 - Google Patents
映像信号のｄ／ａ変換回路Info
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- JPH02219389A JPH02219389A JP1039929A JP3992989A JPH02219389A JP H02219389 A JPH02219389 A JP H02219389A JP 1039929 A JP1039929 A JP 1039929A JP 3992989 A JP3992989 A JP 3992989A JP H02219389 A JPH02219389 A JP H02219389A
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- 238000006243 chemical reaction Methods 0.000 title claims description 13
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 claims abstract description 14
- 239000002131 composite material Substances 0.000 claims abstract description 8
- 238000010586 diagram Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 2
- 239000006185 dispersion Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はテレビ電話機等に利用して好適な映像信号のＤ
／Ａ変換回路に関する。
／Ａ変換回路に関する。
（ロ）従来の技術
電話回線を利用して静止画の遠隔通信を行なう手段とし
てテレビ電話機が商品化されている。これは、静止画を
デジタル信号として半導体メモリに格納し、これを反復
読み出し、電話回線で伝送し、該電話回線によって相互
に接続されているテレビ電話機どおして音声と共に静止
画の通信を行なうことができるものであり、半導体メモ
リから反復読み出されたデジタル信号はＣＲＴのような
画像表示器に供給する前に、Ｄ／Ａ変換回路でアナログ
信号に再変換するようにしている。
てテレビ電話機が商品化されている。これは、静止画を
デジタル信号として半導体メモリに格納し、これを反復
読み出し、電話回線で伝送し、該電話回線によって相互
に接続されているテレビ電話機どおして音声と共に静止
画の通信を行なうことができるものであり、半導体メモ
リから反復読み出されたデジタル信号はＣＲＴのような
画像表示器に供給する前に、Ｄ／Ａ変換回路でアナログ
信号に再変換するようにしている。
第３図はここで使用されているＤ／Ａ変換回路の従来例
を示すものである。これは、６ビットのデジタルデータ
で表現される映像信号を、６ビットのＲ，−２Ｒラダー
ネツトワークで構成されているＤ／Ａ変換器（３１）で
アナログ量に変換し、その後、同期信号入力端子（３２
）から抵抗（３３）、トランジスタ（３４）を介して付
与される同期信号と合成され、エミッタフォロワトラン
ジスタ（３５）のエミッタから複合映像信号（アナログ
量〉を出力するように構成している。Ｄ／Ａ変換器（３
１）の出力信号は５ボルト（Ｖ）の電源間に直列接続さ
れている抵抗＋３６１ （３７１の接続点に接続され、
この抵抗（３６）（３７）で映像信号の振幅を調整し、
映像信号の黒レベルと同期信号の前後のペデスタルレベ
ルとが同じ電位となるように構成されている。尚、Ｄ／
Ａ変換器（３１）には６ビットのデジタルデータを個別
に入力するための６個の入力端子（３８ａ）〜（３８ｆ
ｌが設けられている。
を示すものである。これは、６ビットのデジタルデータ
で表現される映像信号を、６ビットのＲ，−２Ｒラダー
ネツトワークで構成されているＤ／Ａ変換器（３１）で
アナログ量に変換し、その後、同期信号入力端子（３２
）から抵抗（３３）、トランジスタ（３４）を介して付
与される同期信号と合成され、エミッタフォロワトラン
ジスタ（３５）のエミッタから複合映像信号（アナログ
量〉を出力するように構成している。Ｄ／Ａ変換器（３
１）の出力信号は５ボルト（Ｖ）の電源間に直列接続さ
れている抵抗＋３６１ （３７１の接続点に接続され、
この抵抗（３６）（３７）で映像信号の振幅を調整し、
映像信号の黒レベルと同期信号の前後のペデスタルレベ
ルとが同じ電位となるように構成されている。尚、Ｄ／
Ａ変換器（３１）には６ビットのデジタルデータを個別
に入力するための６個の入力端子（３８ａ）〜（３８ｆ
ｌが設けられている。
（ハ）発明が解決しようとする課題
この従来のＤ／Ａ変換回路においては、上記抵抗（３６
） （３７）の抵抗値のばらつき（不同）によって、装
置ごとに映像信号の振幅がばらつき、さらにペデスタル
レベルの設定や、同期信号の設定が困難であった。また
、映像信号の黒レベルがペデスタルレベルと同じ電位と
されているため、即ち京、 映像信号の千→レベルがペデスタルレベルからセットア
ツプされていないため、映像信号の黒レベル付近の映像
表現力が低下するおそれがある。
） （３７）の抵抗値のばらつき（不同）によって、装
置ごとに映像信号の振幅がばらつき、さらにペデスタル
レベルの設定や、同期信号の設定が困難であった。また
、映像信号の黒レベルがペデスタルレベルと同じ電位と
されているため、即ち京、 映像信号の千→レベルがペデスタルレベルからセットア
ツプされていないため、映像信号の黒レベル付近の映像
表現力が低下するおそれがある。
更に、静止画がカラー画像であるとき、色差信号を処理
するため少なくとも２系統のＤ／Ａ変換回路を備える必
要があるが、これらのＤ／Ａ変換回路間にばらつきがあ
ると正しいカラー画像が再生されないおそれがある。
するため少なくとも２系統のＤ／Ａ変換回路を備える必
要があるが、これらのＤ／Ａ変換回路間にばらつきがあ
ると正しいカラー画像が再生されないおそれがある。
（ニ）課題を解決するための手段
本発明は上記課題に留意してなされたちのてあり、Ｎビ
ットのデジタルデータで表現される映像信号と、同期信
号とを、ビット数がＮ＋１以上のＤ／Ａ変換器に、映像
倍今表示期間は上記Ｎビットのデジタルデータを含むＮ
＋１ビットのデジタルデータを、ブランキング期間と同
期信号期間はそれぞれ前記゛Ｎ＋１ビットのデジタルデ
ータとは異なる所定のデジタルデータを選択的に供給し
、該Ｄ／Ａ変換器の出力として、前記映像信号の黒レベ
ルがペデスタルレベルからセットアツプされている複合
映像信号を導出するように構成されていることを特徴と
するものである。
ットのデジタルデータで表現される映像信号と、同期信
号とを、ビット数がＮ＋１以上のＤ／Ａ変換器に、映像
倍今表示期間は上記Ｎビットのデジタルデータを含むＮ
＋１ビットのデジタルデータを、ブランキング期間と同
期信号期間はそれぞれ前記゛Ｎ＋１ビットのデジタルデ
ータとは異なる所定のデジタルデータを選択的に供給し
、該Ｄ／Ａ変換器の出力として、前記映像信号の黒レベ
ルがペデスタルレベルからセットアツプされている複合
映像信号を導出するように構成されていることを特徴と
するものである。
（ホ）作 用
本発明では映像信号の黒レベルをペデスタルレベルから
セットアツプするようにしているのて、黒レベル付近の
画像表現を、標準のテレビジョン信号と同程度に行なう
ことができる。又、映像信号の黒レベル、ペデスタルレ
ベル、同期信号の先端レベルをそれぞれデジタル値で規
定できるので、正確な映像信号のペデスタルレベル及び
同期信号の振幅値が設定可能であり、使用するＤ／Ａ変
換器の特性が揃っている限り、複数系統でカラー処理す
る場合であっても、各系統毎のばらっきは生じな・いの
で品質の良いカラー画像を提供することができる。更に
、従来回路における上記抵抗（３６） （３７１やトラ
ンジスタ（３４）などの部品を削減することができる。
セットアツプするようにしているのて、黒レベル付近の
画像表現を、標準のテレビジョン信号と同程度に行なう
ことができる。又、映像信号の黒レベル、ペデスタルレ
ベル、同期信号の先端レベルをそれぞれデジタル値で規
定できるので、正確な映像信号のペデスタルレベル及び
同期信号の振幅値が設定可能であり、使用するＤ／Ａ変
換器の特性が揃っている限り、複数系統でカラー処理す
る場合であっても、各系統毎のばらっきは生じな・いの
で品質の良いカラー画像を提供することができる。更に
、従来回路における上記抵抗（３６） （３７１やトラ
ンジスタ（３４）などの部品を削減することができる。
（へ）実施例
本発明の一実施例を図面に従って説明する。第１図は本
発明の映像信号のＤ／Ａ変換回路の概略図 構成ブロックＪある。図において、（１）はＤ／Ａ変換
器、（２） （３１（４） （５）はゲート回路、（６
）はエミッタフォロアで′ある。
発明の映像信号のＤ／Ａ変換回路の概略図 構成ブロックＪある。図において、（１）はＤ／Ａ変換
器、（２） （３１（４） （５）はゲート回路、（６
）はエミッタフォロアで′ある。
Ｄ／Ａ変換器（１）はＮ＋１ビット（実施例ではＮ＝６
）以上（実施例では７ビット）のデジタルデータを入力
するための入力部（ＶＤＯ〜ＶＤ６）を備えており、こ
の入力部からの入力データに応じたアナログ出力を出力
部（ＯＴ）からエミッタフォロア（６）のベースに付与
するようにしている。このＤ／Ａ変換器（１）の内部構
成はそれ自体は公知なＲ−２Ｒラダーネツトワークで構
成されている。
）以上（実施例では７ビット）のデジタルデータを入力
するための入力部（ＶＤＯ〜ＶＤ６）を備えており、こ
の入力部からの入力データに応じたアナログ出力を出力
部（ＯＴ）からエミッタフォロア（６）のベースに付与
するようにしている。このＤ／Ａ変換器（１）の内部構
成はそれ自体は公知なＲ−２Ｒラダーネツトワークで構
成されている。
各ゲート回路（２）（３）（４）はそれぞれ、出力が制
御可能な７ビットの３−ステートＣＭＯＳバッファゲー
トであり、制御端子（７）（８）（９）にローレベルの
信号を受けている期間には入力データを出力部に伝送し
、逆にハイレベルの制御信号を受けている期間には入力
データに無関係に、出力部がハイインピーダンスとなる
ように構成されている。
御可能な７ビットの３−ステートＣＭＯＳバッファゲー
トであり、制御端子（７）（８）（９）にローレベルの
信号を受けている期間には入力データを出力部に伝送し
、逆にハイレベルの制御信号を受けている期間には入力
データに無関係に、出力部がハイインピーダンスとなる
ように構成されている。
入力端子（１０）はゲート回路（２）の制御端子（７）
に接続されており、該制御端子（７）にこの入力端子（
１０）からブランキング信号口し八ＮＫを付与するよう
に構成されている。
に接続されており、該制御端子（７）にこの入力端子（
１０）からブランキング信号口し八ＮＫを付与するよう
に構成されている。
入力端子（１１）はゲート回路（３）の制御端子（８）
に接続されており、該制御端子（８）にこの入力端子（
１１）から同期信号の反転信号５ＹＮＣを付与するよう
に構成されている。
に接続されており、該制御端子（８）にこの入力端子（
１１）から同期信号の反転信号５ＹＮＣを付与するよう
に構成されている。
ゲート回路（２）は入力端子（１２ａｌ〜（１２ｇ）を
備えており、入力端子（１２ｇ）は常にハイレベルにな
るように５Ｖの電源に接続されている。他の入力端子（
１２ａ）〜（＋２ｆ）には６４階調で表現される映像信
号のデジタルデータが付与される。映像信号の黒レベル
はこの６ビットが全てゼロで、一方白レベルはこの６ビ
ットが全て１となるように割付けられており、更に最上
位ビット（７ビット目）が常に１であるから、１６進表
示で、映像信号の黒レベルはｒ４０ＨＪ 、白レベルは
ｒ７ＦＨ，のデータをゲート回路（２）に入力するよう
にしている。
備えており、入力端子（１２ｇ）は常にハイレベルにな
るように５Ｖの電源に接続されている。他の入力端子（
１２ａ）〜（＋２ｆ）には６４階調で表現される映像信
号のデジタルデータが付与される。映像信号の黒レベル
はこの６ビットが全てゼロで、一方白レベルはこの６ビ
ットが全て１となるように割付けられており、更に最上
位ビット（７ビット目）が常に１であるから、１６進表
示で、映像信号の黒レベルはｒ４０ＨＪ 、白レベルは
ｒ７ＦＨ，のデータをゲート回路（２）に入力するよう
にしている。
このゲート回路（２）、制御端子（７）がロウレベルに
設定されている期間（第２図の期間Ｔ、）には入力端子
（１２ａｌ〜（１２ｇ＋に付与されたデジタルデータを
そのままＤ／Ａ変換器（１）の入力部（ＶＤＯ〜ＶＤ６
）に付与する。この期間Ｔ、では、ゲート回路（３１（
４）は何れもハイインピーダンスに保持されていて、こ
のゲー■・回路（３） （４＋への入力状態のいかんに
拘らず該ゲート回路（３） （４）による影響を受けな
い。
設定されている期間（第２図の期間Ｔ、）には入力端子
（１２ａｌ〜（１２ｇ＋に付与されたデジタルデータを
そのままＤ／Ａ変換器（１）の入力部（ＶＤＯ〜ＶＤ６
）に付与する。この期間Ｔ、では、ゲート回路（３１（
４）は何れもハイインピーダンスに保持されていて、こ
のゲー■・回路（３） （４＋への入力状態のいかんに
拘らず該ゲート回路（３） （４）による影響を受けな
い。
ゲート回路（３）は入力端子（１３ａｌ〜（１３ｇ）を
備えており、その入力端子には１６進表示で、ｒ３ＢＨ
」の固定データが付与される。又、ゲート回路（４）は
入力端子（１４ａｌ〜（１４ｇ）を備えており、その入
力端子には１６進表示で、「ＩＦＨ」の固定データ付与
されるように構成されている。ゲート回路（４）は期間
Ｔ２及びＴ４でロウレベルである制御信号が該ゲート回
路の制御端子（９）に印加されたとき、上記入力データ
１３ＢＨ」をＤ／Ａ変換器（１）に付与し、ゲート回路
（３）は期間Ｔ３でローレベルである制御信号が該ゲー
ト回路（３）の制御端子（８）に印加されたとき、上記
入力データｒｌＦＨ，をＤ／Ａ変換器（１）の入力部に
付与する。
備えており、その入力端子には１６進表示で、ｒ３ＢＨ
」の固定データが付与される。又、ゲート回路（４）は
入力端子（１４ａｌ〜（１４ｇ）を備えており、その入
力端子には１６進表示で、「ＩＦＨ」の固定データ付与
されるように構成されている。ゲート回路（４）は期間
Ｔ２及びＴ４でロウレベルである制御信号が該ゲート回
路の制御端子（９）に印加されたとき、上記入力データ
１３ＢＨ」をＤ／Ａ変換器（１）に付与し、ゲート回路
（３）は期間Ｔ３でローレベルである制御信号が該ゲー
ト回路（３）の制御端子（８）に印加されたとき、上記
入力データｒｌＦＨ，をＤ／Ａ変換器（１）の入力部に
付与する。
ゲート回路（５）は入力端子（１０）からのブランキン
グ信号と入力端子（１１）からの反転同期信号とを２人
力とするナントゲートであり、このゲート回路の出力は
ゲート回路（４）の制御端子（９）に期間→Ｔ２の間、
ロウレベルの制御信号を与え、これによりゲート回路（
４）はその出力部に該ゲート回路（４）へ入力データで
あるｒ３ＢＨ」を出力し、それをＤ／Ａ変換器（１）の
入力部に伝送する。
グ信号と入力端子（１１）からの反転同期信号とを２人
力とするナントゲートであり、このゲート回路の出力は
ゲート回路（４）の制御端子（９）に期間→Ｔ２の間、
ロウレベルの制御信号を与え、これによりゲート回路（
４）はその出力部に該ゲート回路（４）へ入力データで
あるｒ３ＢＨ」を出力し、それをＤ／Ａ変換器（１）の
入力部に伝送する。
第２図は第１図の各部に表われる信号波形を例示するも
のである。この波形図はテレビジョン信号の１水平期間
（Ｔｏ）全代表して示している。
のである。この波形図はテレビジョン信号の１水平期間
（Ｔｏ）全代表して示している。
入力端子（１０） （ｉｌｌはそれぞれブランキング信
号ＢＬＡＮＫ、反転同期信号５ＹＮＣを入力して、ゲー
ト回路（２）と（３）の制御端子（７）（８）にそれぞ
れ入力すると共に、ゲート回路（５）を経由してゲート
回路（４）の制御端子（９）にペデスタルタイミング信
号ＰＥＤＴＭＧを入力する。そのため、ゲート回路（２
）は図中の期間Ｔ１、即ち映像表示期間にゲートが開か
れその時点の入力データ（１６進表示で、４０Ｈ〜７
Ｆ Ｈの範囲で変化している）がＤ／Ａ変換器（１）の
入力部に付与される。この期間中、ゲート回路＋３１（
４）はともにハイインピーダンスに保持されていて、該
ゲート回路の入力データはＤ／Ａ変換器に影響を及ぼさ
ない。
号ＢＬＡＮＫ、反転同期信号５ＹＮＣを入力して、ゲー
ト回路（２）と（３）の制御端子（７）（８）にそれぞ
れ入力すると共に、ゲート回路（５）を経由してゲート
回路（４）の制御端子（９）にペデスタルタイミング信
号ＰＥＤＴＭＧを入力する。そのため、ゲート回路（２
）は図中の期間Ｔ１、即ち映像表示期間にゲートが開か
れその時点の入力データ（１６進表示で、４０Ｈ〜７
Ｆ Ｈの範囲で変化している）がＤ／Ａ変換器（１）の
入力部に付与される。この期間中、ゲート回路＋３１（
４）はともにハイインピーダンスに保持されていて、該
ゲート回路の入力データはＤ／Ａ変換器に影響を及ぼさ
ない。
また、ゲート回路（３）は図中の期間Ｔ３、即ち同期信
号期間にゲートが開かれその時点の入力データ（固定デ
ータ「ＩＦＨ」）がＤ／Ａ変換器ていて、これらのゲー
ト回路の入力データはＤ／Ａ変換器に影響を及ぼさない
。
号期間にゲートが開かれその時点の入力データ（固定デ
ータ「ＩＦＨ」）がＤ／Ａ変換器ていて、これらのゲー
ト回路の入力データはＤ／Ａ変換器に影響を及ぼさない
。
更に、ゲート回路（４）は図中の期間Ｔ２とＴ４、即ち
ブランキング期間にゲートが開かれその時点の入力デー
タ（固定データｒ’３ＢＨ」）がＤ／Ａ変換器（１）の
入力部に付与される。この期間中、ゲート回路（２）（
３）はともにハイインピーダンスに保持されていて、こ
れらのゲート回路の入力データはＤ／Ａ変換器に影響を
及ぼさない。
ブランキング期間にゲートが開かれその時点の入力デー
タ（固定データｒ’３ＢＨ」）がＤ／Ａ変換器（１）の
入力部に付与される。この期間中、ゲート回路（２）（
３）はともにハイインピーダンスに保持されていて、こ
れらのゲート回路の入力データはＤ／Ａ変換器に影響を
及ぼさない。
各ゲーＩ・回路が上述の如く動作する結果、Ｄ／Ａ変−
換器（１）はその入力部に、同期信号期間Ｔ。
換器（１）はその入力部に、同期信号期間Ｔ。
には固定データｒ Ｉ ＦＨ，が、またブランキング期
間Ｔ２とＴ４には固定データｒ３ＢＨ，が、更に、画像
表示期間Ｔ３には４０８〜７ＦＨの間で変化する可変デ
ータが入力され、Ｄ／Ａ変換器（１）出力として、第２
図に示す複合映像信号ＣＶを呈する。この複合映像信号
ＣＶは黒レベル（１５）かへデスクルレベル（１６）に
比べてセットアツプ（１７）されている。
間Ｔ２とＴ４には固定データｒ３ＢＨ，が、更に、画像
表示期間Ｔ３には４０８〜７ＦＨの間で変化する可変デ
ータが入力され、Ｄ／Ａ変換器（１）出力として、第２
図に示す複合映像信号ＣＶを呈する。この複合映像信号
ＣＶは黒レベル（１５）かへデスクルレベル（１６）に
比べてセットアツプ（１７）されている。
（ト）発明の効果
本発明は以上説明したように、Ｎビットのデジタルデー
タで表現される映像信号と、同期信号とを、ビット数が
Ｎ＋１以上のＤ／Ａ変換器に、映像表示期間は上記Ｎビ
ットのデジタルデータを含むＮ＋１ビットのデジタルデ
ータを、ブランキング期間と同期信号期間はそれぞれ前
記Ｎ＋１ビットのデジタルデータとは異なる所定のデジ
タルデータを選択的に供給し、該Ｄ／Ａ変換器の出力と
じて、前記映像信号の黒レベルがペデスタルレベルから
セットアツプされている複合映像信号を導出するように
構成されているから、ペデスタルレベルや同期信号の振
幅を正確に設定することができる。
タで表現される映像信号と、同期信号とを、ビット数が
Ｎ＋１以上のＤ／Ａ変換器に、映像表示期間は上記Ｎビ
ットのデジタルデータを含むＮ＋１ビットのデジタルデ
ータを、ブランキング期間と同期信号期間はそれぞれ前
記Ｎ＋１ビットのデジタルデータとは異なる所定のデジ
タルデータを選択的に供給し、該Ｄ／Ａ変換器の出力と
じて、前記映像信号の黒レベルがペデスタルレベルから
セットアツプされている複合映像信号を導出するように
構成されているから、ペデスタルレベルや同期信号の振
幅を正確に設定することができる。
また、本発明では、４つのゲート回路は図示省略してい
る前段の画像処理回路のゲートアレーに含ませることが
容易であるので、そのようにすれば、結果的に従来回路
に比較して、映像信号と同期信号の合成のための抵抗、
トランジスタ類の部品を削減することができる。
る前段の画像処理回路のゲートアレーに含ませることが
容易であるので、そのようにすれば、結果的に従来回路
に比較して、映像信号と同期信号の合成のための抵抗、
トランジスタ類の部品を削減することができる。
第１図は本発明の映像信号のＤ／Ａ変換回路の概略構成
ブロック図である。第２図はこのＤ／Ａ変換回路の動作
説明のための波形図である。第３図は従来のＤ／Ａ変換
回路の回路構成図である。 （１）・・・Ｄ／Ａ変換器、（２＋ ＋３１ （４１（
５１・・・ゲート回路。
ブロック図である。第２図はこのＤ／Ａ変換回路の動作
説明のための波形図である。第３図は従来のＤ／Ａ変換
回路の回路構成図である。 （１）・・・Ｄ／Ａ変換器、（２＋ ＋３１ （４１（
５１・・・ゲート回路。
Claims (1)
- １、Ｎビットのデジタルデータで表現される映像信号と
、同期信号とを、ビット数がＮ＋１以上のＤ／Ａ変換器
に、映像表示期間は上記Ｎビットのデジタルデータを含
むＮ＋１ビットのデジタルデータをブランキング期間と
同期信号期間はそれぞれ前記Ｎ＋１ビットのデジタルデ
ータとは異なる所定のデジタルデータを選択的に供給し
、該Ｄ／Ａ変換器の出力として、前記映像信号の黒レベ
ルがペデスタルレベルからセットアップされている複合
映像信号を導出するように構成してなる映像信号のＤ／
Ａ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1039929A JPH02219389A (ja) | 1989-02-20 | 1989-02-20 | 映像信号のｄ／ａ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1039929A JPH02219389A (ja) | 1989-02-20 | 1989-02-20 | 映像信号のｄ／ａ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02219389A true JPH02219389A (ja) | 1990-08-31 |
Family
ID=12566632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1039929A Pending JPH02219389A (ja) | 1989-02-20 | 1989-02-20 | 映像信号のｄ／ａ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02219389A (ja) |
-
1989
- 1989-02-20 JP JP1039929A patent/JPH02219389A/ja active Pending
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