JPH02214819A - 薄膜トランジスタマトリクス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 アクティブマトリクス型液晶表示装置に用いる薄膜トラ
ンジスタ（ＴＰＴ）マトリクスに関し、製造工程を複雑
化することなく、液晶に印加する電圧のシフトを無くし
て、完全な交流駆動を実現することを目的とし、 一方の絶縁性基板上に、複数個の画素電極と該画素電極
に対応付けられた複数個の薄膜トランジスタとをマトリ
クス状に配列し、該薄膜トランジスタの第１の被制御電
極を前記画素電極、第２の被制御電極をデータ信号線、
制御電極を走査信号線にそれぞれ接続し、且つ他方の絶
縁性基板上に前記画素電極と相対する共通電位に接続さ
れた対向電極を配設した薄膜トランジスタマトリクスの
構成において、前記一方の絶縁性基板上にさらに薄膜ト
ランジスタと同一構成で且つ同一接続関係を有する補償
素子を該トランジスタマトリクスに対応して設けるとと
もに、走査信号線に隣接して走査線を付設し、該付加走
査線に前記補償素子の制御電極を接続し、且つ前記走査
信号線に印加する走査信号の反転信号を印加するように
した構成とする。

（産業上の利用分野〕 本発明は、アクティブマトリクス型液晶表示装置に用い
る薄膜トランジスタ（ＴＰＴ）マトリクスに関する。

多数の表示セルをマトリクス状に配列し、その各表示セ
ルを薄膜トランジスタ（ＴＰＴ）で駆動するアクティブ
マトリクス型液晶表示装置においては、液晶を安定化し
良好な表示を得るため、液晶層に印加される電圧から直
流成分を完全に除去し、交流電圧のみを印加する必要が
ある。

〔従来の技術〕

第４図に従来のアクティブマトリクス型液晶表示装置の
画素１個分の等価回路を、第５図にＴＰＴの駆動波形と
液晶に印加される電圧波形を示す。

第５図に示すように、ゲート電圧■、がオフになる時、
ソース（画素）電圧■、がΔ■だけ変化する現象がある
が、この変化の方向は正フレーム。

負フレームともに同一で、いずれもマイリース方向にシ
フトする。また、このシフト量Δ■は次式で表される。

ΔＶ　−（ＣＧＳ／　ＣＬＣ＋　ＣＧＳ）　Ｘ　Ｖ６−
−−−−■ここで、ＣＣＳはゲート容量、ＣＬＣは液晶
セル容量を示す。

なお図の１は薄膜トランジスタ、Ｇ、Ｓ、Ｄはゲート電
極、ソース電極、ドレイン電極、■ｏは共通電位、ｖＧ
は走査信号、■９は表示データ電圧、■８はソース電極
電位である。

従来この電圧シフトによる直流成分を補償して交流駆動
とするために、共通電極電位■、をΔ■だけシフトする
方法が採られている。この方法では画素のオン、オフに
関係なく、全画素に対して共通電位■。をシフトしてし
まうので、直流成分を完全に補償することはできず、完
全な交流駆動とはならない。そのため、表示特性が悪化
する問題を解消することはできない。

その原因は、０式の液晶セル容量ＣＬＣが液晶のオン状
態とオフ状態で異なり、その変化の割合が通常の液晶で
は非常に大きいためである。−例をあげれば、画素サイ
ズ２５０μｍ口、セルギャップ５μｍの液晶セルの容量
ＣＬＣが、オフ状態の時１ｐＦであるものが、オフ状態
では０．５］１）Ｆとなり、約２程度度の差がある。

このような不都合を無くするための方法の一つとして、
従来、第６図に示すように、液晶セル容量ＣＬＣに並列
に蓄積容量Ｃ８を付加する方法が提案されている。

しかし、液晶セル容量ＣＬＣの変動の影響を無視し得る
ようにするには、蓄積容量Ｃ３の容量を液晶セル容量Ｃ
ｔＣの１０倍程度、即ち５〜１０ｐＦとする必要がある
。このような大容量を作成するには大きな面積を必要と
し、また、製造工程が複雑化して製造歩留りが低下する
という問題が生じる。

〔発明が解決しようとする課題〕

以上述べた如く、従来は液晶層に印加される電圧から直
流成分を完全に除去できなかった。

本発明は、製造工程を複雑化することなく、液晶に印加
する電圧のシフトを無くして、完全な交流駆動を実現す
ることを目的とする。

〔課題を解決するための手段〕

本発明は、画素駆動用薄膜トランジスタと略同−構成を
有する補償素子を設け、これを上記薄膜トランジスタと
背中合わせに接続したもので、この補償素子の被制御端
子の一方を上記薄膜トランジスタの被制御端子の一方と
共通に画素電極に接続し、制御電極には、上記薄膜トラ
ンジスタの制御電極に印加する走査信号の反転信号を印
加するようにした。

〔作　用］ 上記薄膜トランジスタと補償素子のゲート電極には、大
きさが同しで逆極性の走査信号とその反転信号を印加す
るので、同じ電荷量を蓄積した２つのゲート容量が、画
素電極に逆向きに接続される。走査信号およびその反転
信号がオフとなると、２つのゲート容量中の電荷が流出
することにより、それぞれ画素電極電位をシフトさせる
が、その大きさは同じで向きが反対であるため、互いに
相殺し合い、画素電極電位のシフト八ＶはＯとなる。

この補償は他の画素の影響を受けることなく、各画素ご
とに独立に行なわれるので、完全な補償が可能であり、
また、共通電位ＶＣはＯ（Ｖ）とすれば良く、付加容量
も不要となる。

本発明に係る補償素子は、画素駆動用の薄膜トランジス
タと略同−構成であるので、これを作成するに際しては
、使用するフォトマスクを一部変更するのみでよく、製
造方法そのものは何ら異なるところはないので、製造工
程を複雑化することがない。

〔実　施　例〕

以下本発明の一実施例を第１図（ａ）、　（ｂ）により
説明する。

同図において、１は薄膜トランジスタ（ＴＰＴ）、１゛
は補償素子、Ｇ、Ｓ、ＤはそれぞれＴＦＴｌのゲート電
極（制御電極）、ソース電極（第１の被制御電極）、ド
レイン電極（第２の被制御電極）、Ｇ’、Ｓ’、Ｄ’　
はそれぞれ補償素子１“のゲート電極、ソース電極、ド
レイン電極、ＤＢは表示データを供給するデータ信号線
、ＳＢは上記ゲート電極Ｇに走査信号を供給する走査信
号線、ＳＢ’　は上記走査信号の反転信号を供給する付
加走査線、ＣＬＣは液晶セル容量、ＣＣＳおよびＣＣＳ
“はそれぞれＴＦＴＩおよび補償素子１“のゲート容量
、■ｏは走査信号、■６°は走査信号の反転信号（以下
単に反転信号と略記する）である。

ＴＦＴｌは正の電圧で駆動され、電子アキュムレーショ
ン型ＴＰＴとして動作し、補償素子１はＴＦＴｌと同一
構造を有し、ゲート電極Ｇ′に負の電圧を掛けて駆動す
ることにより、ホールアキュムレ−ジョン型ＴＰＴとし
て動作する。

ＴＦＴＩおよび補償素子１“のゲート電極ＧＧ゛はそれ
ぞれ走査信号線ＳＢ、付加走査線ＳＢ”に、ソース電極
Ｓ、Ｓ”はいずれも液晶セル容量ＣＬＣの一端（画素電
極Ｅ）に、ドレイン電極ＤＤ“はいずれもデータ線ＤＢ
に接続し、液晶セル容量ＣＬｃの他端（対向電極）は共
通電位に保つ。

このように構成した本実施例を駆動するに際しては、付
加走査線ＳＢ’に走査信号線ＳＢの電圧と逆極性の電圧
を印加する。

以下その動作を第２図（ａ）〜（Ｃ）により説明する。

同図は上記構成の液晶セルを駆動した時の、各部の電位
変化を示した。ＴＦＴＩの動作は、従来と同じで、走査
信号■６が印加された時（選択時）、ソース電圧ｖ８．
即ち画素電極Ｅの電圧は、表示データ■９の電圧まで上
昇し、■。がオフとなった時（非選択時）には、負の電
圧シフトΔｖｌを生じる〔同図（ａ）参照〕。

補償素子１゛のゲート電極Ｇ゛にはＴＦＴｌの走査信号
■６の反転信号ＶＧを印加するので、これのソース電圧
■、゛は正方向にΔＶ　１　’だけシフトする〔同図ら
）参照〕。

上記Δ■１とΔ■１゛は０式に見る■Ｇの極性が逆とな
るだけでその大きさは等しいので、互いに打ち消し合う
。従って、これらを重ね合わせた波形は同図（Ｃ）に示
す如く、電圧シフトは完全に０となる。

第１図（Ｃ）は第２１１（ａ）〜（Ｃ）をまとめた図で
あって、同図に見られるように、本実施例では電圧シフ
トそのものを０とすることができるので、直流成分は除
去され、完全な交流駆動が実現し、良好な表示が安定し
て得られる。

次ぎに、本発明の変形例を第３図により説明する。

上記一実施例では、補償素子１゛のドレイン電極Ｄ゛を
データ線ＤＢに接続したが、ゲート容量ＣＧ！！’　に
蓄積される電荷量は、ソース電圧ｖ、゛とゲート電圧■
。により決定されるので、補償素子１′のドレイン電極
Ｄ゛は強いて接続しておく必要はない。

そこで本変形例では、補償素子１゛のゲート電極Ｇ“と
ソース電極Ｓ′のみを上記一実施例と同様に接続し、ド
レイン電極Ｄ゛は遊ばせておく。

またこの場合、ＴＰＴ動作の必要はなく、容量として動
作すればよいので、ソース・ドレインのブロッキング層
はＴＦＴＩと同じ材料でよい。

以上のように本実施例は、製造工程は従来と全く同じも
のとなる。

〔発明の効果〕

以上説明した如く本発明によれば、電圧シフトそのもの
を無くすことができるので、液晶を完全に交流駆動する
ことができ、良好な表示が安定して得られる。

【図面の簡単な説明】

第１図（ａ）、　（ｂ）は本発明一実施例の説明図、第
２図は上記一実施例の駆動波形図、 第３図は本発明の変形例の等価回路図、第４図は従来の
薄膜トランジスタマトリクス１画素分の等価回路図、 第５図は従来の薄膜トランジスタマトリクスの駆動波形
図、 第６図は従来の蓄積容量を付加した薄膜トランジスタマ
トリクス１画素分の等価回路図である。 図において、 １はＴＰＴ　（薄膜トランジスタ）、 １“は補償素子、 Ｇ、Ｇ“はゲート電極（制御電極）、 ｓ、ｓ’　はソース電極（第１の被制御電極）、Ｄ、Ｄ
“はドレイン電極（第２の被制御電極）、ＤＢはデータ
信号線、 ＳＢは走査信号線、　ＳＢ“は付加走査線、ＶＧは走査
信号、　Ｖ、は走査信号の反転信号、Ｖｓ　、　Ｖｓ　
’　はソース電圧、 ■、は表示データ、 ■、は共通電位、 ＣＬＣは液晶セル容量、 Ｃｃ　ｓ　、　　Ｃ６３’　はゲート容量を示す。

Claims (1)

1. 【特許請求の範囲】 一方の絶縁性基板上に、複数個の画素電極（Ｅ）と該画
   素電極に対応付けられた複数個の薄膜トランジスタ（１
   ）とをマトリクス状に配列し、該薄膜トランジスタ（１
   ）の第１の被制御電極（Ｓ）を前記画素電極（Ｅ）、第
   ２の被制御電極（Ｄ）をデータ信号線（ＤＢ）、制御電
   極（Ｇ）を走査信号線（ＳＢ）にそれぞれ接続し、且つ
   他方の絶縁性基板上に前記画素電極と相対する共通電位
   に接続された対向電極を配設した薄膜トランジスタマト
   リクスの構成において、 前記一方の絶縁性基板上にさらに薄膜トランジスタ（１
   ）と同一構成で且つ同一接続関係を有する補償素子（１
   ′）を該トランジスタマトリクスに対応して設けるとと
   もに、走査信号線（ＳＢ）に隣接して走査線（ＳＢ′）
   を付設し、該付加走査線（ＳＢ′）に前記補償素子（１
   ′）の制御電極（Ｇ′）を接続し、且つ前記走査信号線
   （ＳＢ）に印加する走査信号（Ｖ＿Ｇ）の反転信号（＠
   Ｖ＠＿Ｇ）を印加するようにしたことを特徴とする薄膜
   トランジスタマトリクス。