JPH0289030A - 薄膜トランジスタマトリクス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 アクティブマトリクス型表示装置のゲート接続対向マト
リクス方式の薄膜トランジスタマトリクスに関し、 ゲート接続対向マトリクス方式において、非選択時にゲ
ートバイアス電圧をドレインに対して負電位とすること
を可能にすることを目的とし、透明絶縁性基板上に、マ
トリクス状に配列した複数個の画素電極と、該マトリク
スの行対応に設けられたスキャンバスラインと、前記各
画素対応に配設され、ソース電極が対応する画素電極に
ゲート電極が対応する前記スキャンバスラインに接続さ
れた画素駆動用の薄膜トランジスタとを具備するゲート
接続対向マトリクス方式のアクティブマトリクスにおい
て、前記各画素電極対応に前記画素駆動用の薄膜トラン
ジスタとは異なる薄膜トランジスタを付加するとともに
付加容量を設け、前記画素駆動用の薄膜トランジスタの
ドレイン電極に該付加した薄膜トランジスタのソース電
極と前記付加容量の一方の電極を接続し、且つ前記付加
した薄膜トランジスタのドレイン電極をスキャンバスラ
インに接続した構成とする。

〔産業上の利用分野〕

本発明は液晶等の画素駆動に薄膜トランジスタを用いた
アクティブマトリクス型表示装置において、ゲート接続
対向マトリクス方式の薄膜トランジスタマトリクスの改
良に関する。

この種のアクティブマトリクス型液晶表示装置は、薄膜
トランジスタ（ＴＰＴ）が液晶セルに対する電圧供給用
のスイッチング素子として働くため、各セルの電圧を正
確に制御することができ、大容量１階調表示に適した表
示装置である。そこで昨今では、ポケットＴＶの表示装
置として既に商品化されているのを始め、ＯＡ端末機器
の表示装置を月相して盛んな開発が行われている。

〔従来の技術〕

ＯＡ端末機器の表示装置などのように、画面サイズの大
きい表示装置を実現するためには、画素数に応じて多数
のトランジスタを無欠陥で形成することが必要で、これ
は必ずしも容易ではない。

多数のトランジスタを欠陥なく作製することを容易とす
ることを目的として、ＴＰＴ基板にパスライン交差部が
存在せず、且つ製造工程数を少なくすることができる、
ゲート接続対向マトリクス方式と称される薄膜トランジ
スタマトリクスが、特願昭６１−２１２６９６号により
提案されている。

この方式は、液晶等の表示媒体を挟んで対向配置された
ＴＰＴ基板Ｐと対向基板Ｐ゛のいずれも、表面にパスラ
インの交差部が存在しない。

第５図（ａ）、　（ｂ）は上記方式の画素１個分の構成
を示す等価回路図、およびＴＰＴマトリクスの構成を示
す要部斜視図である。

同図に見られる如くこの方式では、ＴＰＴ基板基板面表
面、マトリクス状に配列された複数個の画素電極と、こ
の画素電極の各行対応に配設されたスキャンバスライン
ＳＢと、各画素電極ごとに設けられた駆動用のＴＦＴＩ
を有し、各画素駆動用のＴＦＴＩのゲート電極Ｇは、そ
の画素電極を選択するためのスキャンバスラインＳＢに
接続し、ドレイン電極りは走査順位が後位の隣接スキャ
ンバスライン（図に符号ＳＢ’で示す）に接続している
。一方、上記各画素に表示データを供給するデータバス
ラインは、対向基板Ｐ″表面上記画素電極の列対応にス
トライプ状に形成され、対向電極を兼ねている。液晶セ
ルは液晶を挟んだこの対向電極と画素電極との交差点に
て形成される。

通常ドレイン電極りは上記スキャンバスラインＳＢおよ
びデータバスラインＤＢとは別に設けたコモンパスライ
ンに接続されるが、本方式では、ドレイン電極りも隣接
するスキャンバスラインに接続することによりコモンパ
スラインを不要化し、スキャンバスラインＳＢはＴＦＴ
基板Ｐ上に、データバスラインＤＢは対向基板Ｐ′上に
配置したことにより、パスラインが一切交差しないよう
にした。

〔発明が解決しようとする課題〕

この方式は以上の如く、構造的にはパスラインの交差部
が存在しないという利点がある反面、駆動に際し、液晶
セルＬＣの電圧保持期間にトランジスタのゲート電ｉＧ
とドレイン電極りが同電位となるため、ゲート電圧−〇
におけるオフ電流が充分に低いこと、即ち闇値電圧を正
にすることが必要である。即ち、ゲートバイアス電圧を
任意に設定してオフ電流を制御するということはできな
かった。

本発明は、ゲート接続対向マトリクス方式において、非
選択時にゲートバイアス電圧をドレインに対して負電位
とすることができるようにすることを目的とする。

〔課題を解決するための手段〕

本発明は第１図に示す如く、ゲート接続対向マトリクス
方式の薄膜トランジスタマトリクスにおいて、走査順位
が次位のスキャンバスラインＳＢ’と、表示セルＬＣ等
の画素を駆動用する薄膜トランジスタ（ＴＰＴ）１の、
液晶セルＬＣに接続するのとは別の今一つの被制御電極
との間に、薄膜トランジスタ２と付加容ｌｔＣを付加し
た構成としたものである。

即ち、ゲート接続対向マトリクス方式では、対向基板Ｐ
°裏表面形成されたデータバスラインＤＢが、前述した
ように液晶セルの一対の電極の一方（これを以後対向電
極と称する）を兼ね、他方の電極（以後これを画素電極
と称する）は、ＴＰＴ基板Ｐ表面に形成されている。こ
のＴＰＴ基板Ｐ表面に形成された画素電極は、当該液晶
セルＬＣを駆動するＴＰＴＩの２つの被制御電極の一方
（一般にソース電極Ｓ）に接続する。

本発明では上記一方の被制御電極Ｓとは異なるいま一つ
の被制御電極（一般にドレイン電極Ｄ）に、付加容量Ｃ
と新たに付加したＴＦＴ２の被制御電極の一方（一般に
ソース電極Ｓ）を接続し、このＴＦＴ２の被制御電極の
他方（一般にドレイン電極Ｄ）は隣接するスキャンバス
ラインＳＢ’に接続するとともに、上記付加容量Ｃの他
端は接地する。

〔作　用〕

このような構成とすることにより、画素電極に接続され
た薄膜トランジスタｌのドレイン電極りは、スキャンバ
スラインＳＢ’に直接結合されていない。そのため、非
選択時の電圧保持期間の電位は、ゲートが接続されてい
るスキャンバスラインＳＢと同電位ではなく、書き込み
期間に付加容量Ｃが充電された電位■、になる。第２図
（ｂ）は、ドレイン電極りが直接スキャンバスラインＳ
Ｂに接続されている場合の、（Ｃ）は本発明の構成の場
合の、液晶駆動用のＴＰＴ各部の非選択時における電位
の関係を示す。

ドレイン電極りの電位がＯの時、ゲート電圧ドレイン電
流特性が第２図（ａ）の■の曲線で表されるとすれば、
ドレイン電極りの電位が■おであれば、ソース・ドレイ
ン間の相対電位は■の時と同じであるので、ゲート電圧
−ドレイン電流特性は同図■のように正方向にＶ、たけ
移動することになる。

従って本発明の場合、液晶セルＬＣに接続された薄膜ト
ランジスタｌのドレイン電極りに付加容量Ｃが接続され
、この付加容ｉｔＣは書き込み時に正の電位■、に充電
されているので、ゲート電圧−ドレイン電流特性が上記
付加容量の電位■、たけ正方向に移動する。つまりドレ
イン電流！４がオフとなるゲート電圧即ち閾値■いが、
その分だけ正方向に移動して■い′となり、薄膜トラン
ジスタｌに要求される闇値特性のマージンが増大する。

〔実　施　例］ 以下本発明の一実施例を図面を参照して説明する。

第３図（ａ）は本発明一実施例の要部断面図であって、
液晶５３を挟んで対向配置されたＴＰＴ基板基板対向基
板Ｐ′の構成が、従来と異なる。即ち本実施例では、Ｔ
ＰＴ基板Ｐ上に従来の液晶セル駆動用のＴＦＴｌに加え
て、今一つのＴＦＴ２を設け、且つ、ＴＰＴ基板基板対
加容量電極５４を、対向基板Ｐ゛に付加容量電極５５を
新たに設け、両者を液晶を挟んで対向する如く配置し、
付加容量電極５４．５５で付加容量Ｃを形成する。上記
ＴＦＴＩとＴＦＴ２はそれぞれ被制御電極を２個有する
が、そのうちの１個、即ちＴＦＴｌのドレイン電極りと
ＴＦＴ２のソース電極Ｓを共通に接続し、この共通に接
続された被制御電極に上記付加容量電極５４を接続しで
ある。

これ以外の構成は従来と特に変える必要はない。

即ち、ＴＰＴ基板Ｐ上には、ＩＴＯ膜からなる画素電極
Ｅが形成され、上記ＴＰＴＩのソース電極Ｓと接続され
ている。ＴＦＴ　ｌのソース電極Ｓは一対の被制御電極
の一つであり、もう一方の被制御電極（ドレイン電極Ｄ
）は−Ｆ述したように、付加ＴＰＴ２の被制御電極の一
方（ソース電極Ｓ）と共通接続されている。付加ＴＰＴ
２の今一つの被制御電極（ドレイン電極Ｄ）は、第３図
（ａ）には図示していないが、前記第１図に示した如く
、走査順位が次位のスキャンバスラインＳＢ’に接続す
る。

対向基板Ｐ゛−ヒには第３図（ｂ）に示す如く、従来と
同様に、液晶セルの対向電極を兼ねるストライプ状のデ
ータバスラインＤＢが平行に配設されている。付加容量
電極５５は上記各データバスラインＤＢ間に、ストライ
プ状に形成し、一端を共通に接続して外部に導出して接
地する。この構造は、付加容量電極５５の材料をデータ
バスラインＤＢと同じ＜ＩＴＯ膜とすれば、両者を同一
工程で同時に形成できる。

なお、１１．１１″はガラス基板、Ｇはゲート電極、１
２はゲート絶縁膜、１３は動作半導体層、１４はｎ゛ａ
−３ｉ層からなるコンタクト層、１５はＴｉ膜のような
金属膜、１６は層間絶縁膜である。

次に本実施例の液晶駆動用のＴＦＴＩ各部の電位を、第
４図（ａ）〜（Ｃ）により説明する。

同図（ａ）は、一つの画素に着目した時、その画素の液
晶駆動用のＴＦＴｌのゲート電極Ｇが接続するスキャン
バスラインＳＢと走査順位が次位のスキャンバスライン
ＳＢ’の電゛位を示すタイムチャートである。同図の実
線は上記ＴＦＴ１のゲート電極Ｇが接続するスキャンバ
スラインＳＢの電位ＶｇＢを示し、破線は走査順位が次
位のスキャンバスラインＳＢ’の電位Ｖ３１１・　を示
す。

と記着目した画素がつながるスキャンバスラインＳＢの
一つ前のスキャンバスラインＳＢ”ｆＪ＜Ｍ択される時
刻む、においては、スキャンバスラインＳＢの電位ｖｓ
Ｉｌは、基準電位■１１次位のスキャンバスラインＳＢ
’の電位ｖｓＩｌ・　はＯ（Ｖ）である。次の時刻ｔ、
即ち上記スキャンバスラインＳＢが選択される時刻では
、とＶＳＩは選択信号の電位ｖｉ、ｖｓｓ・は基準電位
■２となる。更に次の時刻ｔ、即ち次位のスキャンバス
ラインＳＢ’が選択される時刻では、ｖ３□はＯ〔Ｖ）
、Ｖ、、。

は選択信号電位の■３となり、次の時刻ｔ４ではＶ　Ｓ
＠、　Ｖ　ｇＨ＋　ともＯＣｖ〕となる。

スキャンバスラインＳＢ、ＳＢ’のこのような変化によ
り、従来のゲート接続方式では、ＴＰＴの各部の電位は
第４図（ｂ）に示すように変化する。

ゲート電極ＧはスキャンバスラインＳＢに直結している
ので、その電位ｖ９はＶＳＩＩがそのまま加わる。ソー
ス電極Ｓの電位■３は、ＴＦＴが導通状態となる時刻Ｌ
２とｔ３の間はスキャンバスラインＳＢ’の電位■。・
が現れるが、時刻も、で結合容量を通じてゲート電極Ｇ
の電位低下の影響を受けることにより、時刻ｔ４で同じ
く結合容量を通じてドレイン電極りの電位低下の影響を
受けることによりソース電位■、はｖ２からＶ４．Ｖ。

へと降下する。もしリークがなければこの電位が保持さ
れるが、実際にはＴＰＴのリーク等により、ソース電極
電位■８は一点鎖線で示すように下降して行く。

本実施例の場合は第４図（Ｃ）に示すように、付加容量
Ｃは時刻ｔ１〜ｔ２の書き込み期間に充電され、その電
位ｖｃは時刻Ｌ４までソース電極電位Ｖ、と略同じ電位
を保つ。

この正の電位である■。はＴＦＴｌのドレイン電極りお
よびＴＦＴ２のソース電極Ｓに印加されている。非選択
時には両ＴＰＴのゲート電極電位■、はともにＯ（Ｖ）
であるので、ＴＦＴＩのゲート電極Ｇの電位がドレイン
電極りに対して負となり、遮断状態となる。

一ヒ記付加容量Ｃの電極間隔は、前記第３図（ａ）に見
られる如く、液晶セルＬＣの画素電極巳と対向電極であ
るデータバスラインＤＢの間隔より狭く、しかもこの間
隔は液晶セルＬＣの電極間隔とは独立に決定できるので
、きわめて狭くすることができ、従って付加容１ｃはセ
ル容量より大きくすることが可能である。そのため、付
加容１ｃの電荷はＴＦＴ２のリークにより次第に減少す
るが、残存する電荷看は多く、従って付加容＠Ｃの電位
低下も、第４図（Ｃ）に破線で示す如く、前記第４囲い
）に示す従来のソース電極の電位低下より少なくするこ
とが可能である。

このように付加容量Ｃの電位ｖｃは非選択時を通じて正
に保たれ、この電位がＴＦＴｌのドレイン電極りに印加
されているので、ＴＦＴｌは非選訳詩においても略完全
な遮断状態を保ち、液晶容量がリークにより失われるこ
とがない。

従ってＴＦＴｌのソース電極電位■３は、次に選択され
るまで、はぼ上記ｔ４における付加容量Ｃの電位（ＴＰ
ＴＩの＝ドレイン電極りの電位）■、を維持することが
できる。

このように本実施例では、非選択時に液晶セル駆動用の
ＴＦＴｌのゲートを、ドレイン電位に対して負電位とす
ることができ、液晶容量の電荷減少を抑制できるので、
表示品質が向上する。

〔発明の効果〕

以上説明した如く本発明によれば、画素の非選択時にお
いても、ＴＰＴにおけるゲート電位に対してソース、ド
レインの電位がともに正となるため、オフ電流を満足す
るために必要な、トランジスタの闇値電圧特性に対する
マージンが増加し、表示品質の均一性、信転性に寄与す
るところが大きい。

【図面の簡単な説明】

第１図は本発明の構成説明図、 第２図（ａ）〜（Ｃ）は本発明の原理説明図、第３図（
ａ）、　（ｂ）は本発明一実施例の構成説明図、第４図
（ａ）〜（Ｃ）は上記一実施例の効果説明のためのタイ
ムチャート、 第５図（ａ）、　Ｃｂ）は従来のゲート接続対向マトリ
クス方式の問題点説明図である。 図において、１は液晶セル駆動用のＴＦＴ、２は付加Ｔ
ＦＴ、１１．１１’はガラス基板（透明絶縁性基板）、
５３は液晶、５４．５５は付加容量電極、Ｅは画素電橋
、ＰはＴＦＴ基板、Ｐｏは対向基板、Ｇ、Ｓ、Ｄはそれ
ぞれゲート電極、ソース電極。 ドレイン電極、ＳＢはスキャンバスライン、ＳＢ’は隣
接スキャンバスライン、ＤＢはデータバスラインを示す
。 、ｔｆ＋ｌａイ玄終−＞＃ｆｆめズヤヤンＶ゛スライニ
テ″−タハ゛°又フィン ？７″−１−’を看！ ソーズ電未！ ドルイ〉１と不凶乙 付加容量 不発明に隋へ′に明ｍ 第１図 （ｂ） （Ｃ） ントイ裏　Ｂｐｒの刀と丁デ説９月図 第２図 ＪＲ’４　　’！Ｊ！！’１Ｊ＝Ｊｌｒ−八Ｔｉ５Ｈｒ
Ｂ１条発θ耳へ失ン衣伊」の史Ｕ来説明−Ｍめフイム千
で一ト第 ム 図

Claims (1)

1. 【特許請求の範囲】 透明絶縁性基板（１１）上に、マトリクス状に配列した
   複数個の画素電極（Ｅ）と、該マトリクスの行対応に設
   けられたスキャンバスライン（ＳＢ）と、前記各画素電
   極（Ｅ）対応に配設され、ソース電極（Ｓ）が対応する
   画素電極（Ｅ）にゲート電極（Ｇ）が対応する前記スキ
   ャンバスライン（ＳＢ）に接続された画素駆動用の薄膜
   トランジスタ（１）を具備するゲート接続対向マトリク
   ス方式のアクティブマトリクスにおいて、 前記各画素電極（Ｅ）対応に前記画素駆動用の薄膜トラ
   ンジスタ（１）とは異なる他の薄膜トランジスタ（２）
   と付加容量（Ｃ）を設け、 前記画素駆動用の薄膜トランジスタ（１）のドレイン電
   極（Ｄ）に前記付加した薄膜トランジスタ（２）のソー
   ス電極（Ｓ）と前記付加容量（Ｃ）の一方の付加容量電
   極（５４）を接続し、且つ前記付加した薄膜トランジス
   タ（２）のドレイン電極（Ｄ）をスキャンバスラインに
   接続した ことを特徴とする薄膜トランジスタマトリクス。