JPH02285327A

JPH02285327A - アクティブマトリクス型液晶表示素子

Info

Publication number: JPH02285327A
Application number: JP1105909A
Authority: JP
Inventors: Makoto Shibusawa; 誠渋沢; Junji Kondo; 淳司近藤; Yoshihiro Asai; 浅井　義裕
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-04-27
Filing date: 1989-04-27
Publication date: 1990-11-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、薄膜トランジスタ（Ｔｈ１ｎ　ＦｌｌｍＴ
ｒａｎｓｌｓｔｅｒ　、　Ｔ　Ｆ　Ｔ）をスイッチ素子
として表示画素電極アレイを構成したアクティブマトリ
クス型液晶表示素子に関する。

（従来の技術）近年、液晶を用いた表示素子は、テレビ表示やグラフィ
ックデイスプレィ等を指向した大容量で高密度のアクテ
ィブマトリクス型表示索子の開発及び実用化が盛んであ
る。このような表示素子では、クロストークのない高コ
ントラストの表示が行えるように、各画素の駆動と制御
を行う手段として半導体スイッチが用いられる。その半
導体スイッチとしては、透過型表示が可能であり大面積
化も容易である等の理由から、透明絶縁基板上に形成さ
れたＴＰＴ等が、通常用いられている。

第５図はＴＰＴを備えた表示画素電極アレイを用いた液
晶表示素子の一画素を表す簡単な回路図である。同図に
おいて、交差する走査線１と信号線２の各交点位置には
ＴＰＴ３が設けられ、ＴＰＴ３のゲートは行ごとに走査
線１に接続され、ＴＰＴ３のドレインは列ごとに信号線
２に接続されている。また、ＴＰＴ３のソースは表示画
素電極４に接続されており、表示画素電極４と対向電極
５との間には液晶層６が挟持されている。なお、ＴＰＴ
３のゲートとソース（等価的に表示画素電極４）の間に
は寄生容Ｗ（Ｃｇｓ）が存在する。

次に、この液晶表示素子の駆動方法について説明する。

即ち、ＴＰＴ３のゲートに走査線選択電圧（Ｖｇ、ｏｎ
）が印加されている期間（スイッチング期間）に、表示
画素電極４の電位が映像信号電位と同電位に設定され、
ＴＰＴ３のゲートに走査線非選択電圧（Ｖｇ、ｏｆ’ｒ
　）が印加されている期間（保持期間）は、表示画素電
極４がこの電位を保持する。この結果、表示画素電極４
と、所定の電位に設定されている対向電極５との間に挟
持されている液晶層６に、映像信号電圧に応じた電位差
がかかる。そして、この電位差に応じて液晶層６の配列
状態が変化することにより、この部分の光透過率も変化
し、画像表示が行なわれる。

シカシナカラ、ＴＦＴ３１７）ゲート！：Ｖｇ、ｏｆｆ
’が印加されている状態でのドレイン・ソース間抵抗が
・低い場合、或いは液晶層の抵抗が低い場合には、保持
期間内に表示画素電極４の電位は映像信号と異なる電位
に変動する。この結果、液晶層に映像信号電圧に忠実な
電位差が印加されず、画像品位の不良を招く。具体的に
は、コントラスト比の低下やクロストーク等の画質不良
になる。

（発明が解決しようとする課題）第６図は例えば特開昭６１−５８３８３号公報に記載さ
れていて、上述の不具合を解決することが可能な液晶表
示素子の一画素を表す簡単な回路図である。

同図において、第５図と対応する部分には同一の符号を
付してあり、液晶層６の容ｆｓ（Ｃ１ｃ）と並列に新た
に蓄積容量（Ｃｓ）を挿入し、総付加容量　（Ｃ１ｏａ
ｄ−Ｃ１ｃ＋Ｃｓ　）を増すことにより、表示画素電極
４の電位保持能力を高めることができる。蓄積容量（Ｃ
ｓ　）は例えば、表示画素電極４の一部、ゲート絶縁膜
（図示せず）及び前段の走査線１０の間で形成される。

ここで、前段の走査線１０を一方の電極として用いる理
由は、蓄積容量専用の配線を形成する場合に比べ、製造
プロセスの増加や開口率の低下等を伴わないためである
。

ところで、第６図に示した液晶表示素子では、前段の走
査線１Ｇが選択されたときに、Ｃｓを介しての表示画素
電極４の電位変動が生じる。そして、この変動値をΔＶ
ｒとすると、ΔＶｒ〜ΔＶｇ　＊ｃｇＳ、／　（Ｃｇｓ
＋ＣＩｃ）という関係にある。

ココテ、ΔＶｇ　−Ｖｇ、ｏｎ−Ｖｇ、ｏｌ’ｆ’　”
’Ｑあり、Ｃｓ値の設定は、ＴＰＴ３のオフ抵抗や液晶
層の抵抗に因るが、Ｃ８〜ｌＱ＊ｃｌｃに設定される場
合がある。このとき、ΔＶｇ−２０ＶとすればΔＶｒ〜
１８Ｖとなる。アクティブマトリクス形表示素子に用い
られる液晶は、−殻内に５ｖ程度の電圧で駆動される。

従って、スイッチング時間の僅かの間であるが、液晶に
とって極めて異常な電圧が印加されることになる。そし
て、この△Ｖｒは平均的な光透過率にはほとんど影響を
与えないが、ちらつき、言い換えればフリッカの要因と
なる。

電位保持能力を高めるために、大きなＣｓ値を設けるほ
どＡＶｒ値も大きくなり、フリッカが増加する。

この発明は、このような事情に鑑みてなされたものであ
る。

［発明の構成］（課題を解決するための手段）この発明は、絶縁基板の一主面上に複数本の走査線及び
信号線をマトリクス状に交差させ、この交点付近にＴＰ
Ｔ及びこれに接続される表示画素電極からなる一画素を
配してなるアレイ基板と、絶縁基板の一主面上に共通電
極を形成してなる対向基板と、前記アレイ基板と前記対
向基板を互いの前記一主面側が対向するように組み合わ
せて得られる間隙に挟持してなる液晶とを備えたアクテ
ィブマトリクス型液晶表示素子についてのものである。

そして、一画素の表示画素電極には相異なる期間に選択
される二本の走査線に各々接続された複数個のＴＰＴが
接続されるとともに、一方のＴＰＴのゲートと表示画素
電極の間の容量は他方のＴＰＴのゲートと表示画素電極
の間の容量より大きく、一画素の表示画素電極の電位低
下を防ぐための蓄積容量とされている。

（作　用）ＴＰＴを用いたアクティブマトリクス型液晶表示素子に
おいて、製造工程数の増加や開口率の低下を伴うことな
く、表示画素電極の電位保持能力を高めるために、前段
の走査線に表示画素電極の一部を絶縁膜を介してオーバ
ーラツプさせることにより、蓄積容量を設けることがあ
る。そしてこの場合、前段の走査線が選択されたときに
、蓄積容量を介した表示画素電極電位の変動が生じ、こ
れに起因したフリッカが発生することがある。この発明
ではこれを防ぐために、前段の走査線によって選択され
るＴＰＴを新たに表示画素電極に接続し、このＴＰＴの
ゲート・表示画素電極間寄生容量を蓄積容量として利用
している。

（実施例）以下、図面を参照してこの発明の詳細な説明する。

第１図はこの発明の一実施例におけるアレイ基板上の一
画素部分の平面図である。第１図において、ＴＦＴ２０
ａ、２０ｂはそれぞれ、走査線２１ａ、２１ｂと一体の
ゲート電極２２ａ。

２２ｂ、信号線２３と一体のドレイン電極２４ａ。

２４ｂ、表示画素電極２５に接続されたソース電極２６
　ａ、　　２６　ｂ、及び半導体層２７ａ、２７ｂから
構成されている。このように、一画素の表示画素電極２
５には、相異なる期間に選択される二本の走査線２１ａ
、２１ｂに各々接続された複数個のＴＦＴ２０ａ、２０
ｂが接続されている。そして、ＴＰＴ２０　ａのゲート
赤ソースオーバーラツプ面積に比べ、ＴＰＴ２０ｂのゲ
ート・ソースオーバーラツプ面積が大きいパターン設計
にすることにより、ＴＰＴ２０ｂのゲートと表示画素電
極２５の間の容Ｑ（ゲート・ソース間容量。

Ｃｇｓｌ）はＴＰＴ２０ｂのゲートと表示画素電極２５
の間の容量（ゲート・ソース間容量、Ｃｇｓ２）より大
きくしている。

第２図はこの発明の一実施例における一画素部分の断面
図であり、第２図（ａ）、　　（ｂ）はそれぞれ第１図
におけるＡ−Ａ−断面、Ｂ−Ｂ　−断面を矢印方向から
みたときに相当する。第２図において製造工程に従って
説明すると、例えばガラスからなる絶縁基板３０の一主
面上には、例えば遮光性材料であるＣｒ（クロム）膜を
スパッタ法で被膜した後、所定の形状にフォトエツチン
グすることによりゲート電極２２ａ、２２ｂが形成され
、更に、これを覆うように例えば酸化シリコン（Ｓ　ｉ
　Ｏｘ　）からなるゲート絶縁膜３１がプラズマＣＶＤ
法により形成されている。ここで、図示はしていないが
、ゲート電極２２ａ、２２ｂが形成される際に、同じ工
程で走査線２１ａ、２１ｂも形成される。また、ゲート
絶縁膜３１が、第１図におけるゲート電極２’ｌａ、２
２ｂとソース電極２６ａ、２６ｂの間に介在する絶縁膜
である。

そして、ゲート絶縁膜３１のゲート電極２２ａ。

２２ｂに対向する部分には、例えばｉ型の水素化アモル
ファスシリコン（ａ−３ｉ：Ｈ）からなる半導体層２７
ａ、２７ｂがプラズマＣＶＤ法を利用して形成されてお
り、更に、半導体層２７ａ。

２７ｂ上には互いに電気的に分離されたｎ型ａ　−Ｓｉ
；Ｈからなるドレイン領域３２ａ、３２ｂとソース領域
３３　ａ、　　３３　ｂが、同じくプラズマＣＶＤ法を
利用して設けられている。そして、半導体層２７ａ、２
７ｂのソース領域３３ａ、３３ｂ側に隣接するゲート絶
縁膜３１上には、例えば１Ｔｏ（インジウム・チン・オ
キサイド）膜をスパッタ法で被膜した後、所定の形状に
フォトエツチングすることにより表示画素電極２５が設
けられている。また、ソース領域３３ａ、３３ｂにはソ
ース電極２６ａ、２６ｂの一端が接続され、ソース電極
２６ａ、２６ｂの他端は表示画素電極２５上に延在して
接続されている。更に、ドレイン領域３２ａ、３２ｂに
はドレイン電極２４ａ。

２４ｂの一端が接続されている。ここで、ドレイン電極
２４　ａ、　　２４　ｂとソース電極２６ａ。

２６ｂとは、例えばＭｏ（モリブデン）膜とＡＩ（アル
ミニウム）膜とをスパッタ法で順次被膜した後、所定の
形状にフォトエツチングするという同じ工程で形成して
おり、また、図示はしていないが、第１図における信号
線２３もドレイン電極２４ａ、２４ｂとソース電極２６
ａ、２６ｂと同じ工程で形成している。こうして、所望
のアレイ基板３４が得られる。一方、例えばガラスから
なる絶縁基板３５の一主面上には、例えばＩＴＯからな
る共通電極３６が形成されることにより、対向基板３７
が構成されている。そして、アレイ基板３４の一主面上
には、更に全面に例えば低温キュア型のポリイミド（Ｐ
　Ｉ）からなる配向膜３８が形成されており、また、対
向基板３７の一主面上にも全面に同じく、例えば低温キ
ュア型のポリイミドからなる配向膜３９が形成されてい
る。そして、アレイ基板３４と対向基板３７の一主面上
に、各々の配向膜３８．３９を所定の方向に布等でこす
ることにより、ラビングによる配向処理がそれぞれ施さ
れるようになる。更に、アレイ基板３４と対向基板３７
とは互いの一生面側が対向し且つ互いの配向軸が概略９
０″をなすように組み合わせられ、これにより得られる
間隙には液晶４０が挟持されている。そして、アレイ基
板３４と対向基板３７の他主面側には、それぞれ偏光板
４１゜４２が被管されており、アレイ基板３４と対向基
板３７のどちらか一方の他主面側から照明を行う形にな
っている。

第３図はこの発明の一実施例における一画素を表す簡単
な回路図である。第２図において、表示画素電極２５に
は対応する走査線２１ａにより選択されるＴＦＴ２０ａ
のソτス以外に、前段の走査線２１ｂにより選択される
ＴＦＴ２０ｂのソースも接続されている。この実施例で
は、前段の走査線２１ｂが選択されたときにも、表示画
素電極２５の電位の異常な変動であるΔｖｒは生じない
。

この理由は、前段の走査線２１ｂが選択されたときには
ＴＰＴ２０　ｂが導通状態になり、このときの信号線２
３の電位が表示画素電極２５に与えられ、通常の液晶駆
動電圧範囲内の変化に抑えられるからである。そして、
次のタイミングで自らの走査線２１ａが選択されたとき
にはＴＰＴ２０　ａか導通状態になり、本来書き込まれ
るべき映像信号電位に表示画素電位が設定され、Ｃ１ｃ
とＣｇｓ２に電荷が蓄積される。また、保持期間内では
Ｃｇｓ２が蓄積容量（Ｃｓ　）として作用し、表示画素
電極２５の電位保持能力を高める。

第４図はこの発明の他の実施例を説明するための図であ
り、同図（ａ）はこの実施例におけるアレイ基板上の一
画素部分の平面図、同図（ｂ）はこの実施例における一
画素を表す簡１１な回路図である。この実施例は前の実
施例と比べ、書き込みを主目的とするＴＰＴ２０　ａと
蓄積能力を主目的とするＴＦＴ２０ｂがそれぞれ、隣接
する信号線２３ａ、２３ｂに別々に接続されている点が
異なっているが、この場合も明らかに前の実施例と同様
な効果が得られる。

なお、今までの例において、ＴＰＴ２０ｂのサイズ（具
体的には、Ｗ（ゲート幅）／Ｌ（ゲート長さ）比）設定
は、ＴＦＴ２０ａに比べて小さいものでも（ｔわない。

ＴＦＴ２０ａはＣ１ｃとＣｇｓ２の並列容量に書き込む
ために十分なサイズが必要であるのに対して、ＴＦＴ２
０ｂはＣ１ｃとＣｇｓ２の並列容量に古き込むことを目
的とせずに、前段の走査線２０ｂが選択されたときに導
通状態であることで十分なためである。

〔発明の効果〕

この発明は、一つの表示画素電極を相異なるタイミング
で選択されるＴＰＴに接続し、且つ一方のＴＰＴのゲー
トと表示画素電極の間の寄生容量より、もう一方のＴＰ
Ｔのゲートと表示画素電極の間の寄生容量の方を大きく
設定し、この大きな寄生容量を蓄積容量として利用する
ことにより、製造工程数の増加や開口率の低下を伴うこ
となく、コントラスト比が高く且つフリッカ−が少ない
アクティブマトリクス型液晶表示素子を提供することが
できる。

【図面の簡単な説明】

第１図はこの発明の一実施例におけるアレイ基板上の一
画素部分の平面図、第２図は第１図に示した実施例にお
ける一画素部分の断面図、第３図は第１図に示した実施
例における一画素を表す概略回路図、第４図はこの発明
の他の実施例を説明するための平面図及び回路図、第５
図と第６図は従来のアクティブマトリクス型液晶表示素
子の一画素を表す概略回路図である。２０ａ、２０ｂ・・・薄膜トランジスタ２１ａ、２１ｂ
・・・走査線２３．２３ａ、２３ｂ＝−・信号線２５・・・表示画素電極３０．３５・・・絶縁基板３４・・・アレイ基板、　　３６・・・共通電極３７・
・・対向基板、　　　４０・・・液晶Ｃｇｓｌ　、　　
Ｃｇｓ２・−ゲートと表示画素電極の間の容量Ｃｓ・・・蓄積容量代理人　弁理士　則　近　憲　佑同　　　　竹　花　喜久男（ａ）第図第図第図第図

Claims

【特許請求の範囲】絶縁基板の一主面上に複数本の走査線及び信号線をマト
リクス状に交差させ、この交点付近に薄膜トランジスタ
及びこれに接続される表示画素電極からなる一画素を配
してなるアレイ基板と、絶縁基板の一主面上に共通電極
を形成してなる対向基板と、前記アレイ基板と前記対向
基板を互いの前記一主面側が対向するように組み合わせ
て得られる間隙に挟持してなる液晶とを備えたアクティ
ブマトリクス型液晶表示素子において、前記一画素の前記表示画素電極には相異なる期間に選択
される二本の前記走査線に各々接続された複数個の前記
薄膜トランジスタが接続されるとともに、一方の前記薄
膜トランジスタのゲートと前記表示画素電極の間の容量
は他方の前記薄膜トランジスタのゲートと前記表示画素
電極の間の容量より大きく、前記一画素の前記表示画素
電極の電位低下を防ぐための蓄積容量とされていること
を特徴とするアクティブマトリクス型液晶表示素子。