KR20030095257A - 액정표시장치 - Google Patents

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KR20030095257A
KR20030095257A KR10-2003-0035891A KR20030035891A KR20030095257A KR 20030095257 A KR20030095257 A KR 20030095257A KR 20030035891 A KR20030035891 A KR 20030035891A KR 20030095257 A KR20030095257 A KR 20030095257A
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가부시키가이샤 히타치 디스프레이즈
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Abstract

본 발명에 의한 액티브 매트릭스형의 액정표시장치는, 박막트랜지스터의 반도체층, 이 반도체층 상에 형성된 제1의 절연막, 이 제1의 절연막 상에 형성된 게이트 배선, 이 게이트 배선 상에 형성된 제2의 절연막 및 이 제2의 절연막 상에 형성된 드레인 배선을 구비하고, 상기 게이트 배선의 하측에 상기 제1 절연막을 통해서 상기 반도체층을 대향시키고, 또 이 게이트선의 상측을 상기 제2의 절연막을 통해서 상기 드레인 배선과 동일 공정으로 형성된 금속전극으로 피복하는 것에 의해, 이 게이트 배선에서의 누설전계를 실드한다. 특히 저온 폴리실리콘 TFT를 이용한 IPS방식 액정표시장치를 이와 같이 구성함으로써, 넓은 시야각 또 밝은 표시화상을 얻는다.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY DEVICE}
본 발명은 액정표시장치에 관한 것으로, 특히 박막트랜지스터(TFT)방식 등의 액티브 매트릭스형 액정표시장치 및 그 제조방법에 관한 것이다.
액정표시장치, 특히 액정의 상하 기판사이의 액정 간극(gap)에 횡전계를 인가하는 인플렌 스위칭(In-Plane-Switching, 이하 IPS라고 한다) 모드의 액정디스플레이는 높은 화질에 대한 요구를 충족시킬 수 있는 표시방식인 것이 인정되고 있으며, 그 화질의 더 한층 개선을 위해 여러가지 개량이 행해져 왔다.
IPS모드의 액정표시장치의 일예는, 절연막을 사이에 둔 2층의 금속전극 사이에 발생하는 횡전계에 의해 액정을 스위칭하는 방식이다. 이와 같은 구조의 결점으로서, TN방식(Twisted Nematic Scheme)의 표시장치에 비해, 화소 개구율을 크게 하는 것이 곤라하며, 광이용 효율이 낮다는 결점이 있다. 이것을 보완하기 위해, 백라이트 휘도를 증대시키지 않으면 안되기 때문에, LCD모듈 전체로서 노트북 타입의 퍼스널컴퓨터와 휴대단말에 요구되는 저소비전력화는 곤란하였다.
IPS형 액정표시장치에서는 개구율이 낮고, 고(高)개구율화 즉 고(高)투과율화가 필요하다는 과제가 있다. 그리고 발명자가 검토한 결과, 빗살(Comb Teeth-shaped)전극을 구성하는 화소전극 및 공통전극 이외의 전계발생원으로서의 게이트 배선도 완전히 실드(shield)하는 것이 전계 침투에 의한 화질의 불균일성의 저감과 광누설에 의한 콘트라스트비의 저하를 방지하기 위해 바람직하다는 것을 판명했다.
또한, IPS형 액정표시장치에서는 빗살전극 사이의 용량 즉 액정용량이 평면형상 전극이 액정층을 통해 대향하는 TN 액정표시장치에 비해 작으므로, 전위변동에 의한 표시품위의 저하를 방지하기 위해서는 큰 유지용량이 필요하며, 이를 위해 유지용량을 크게 하면 개구율이 저하한다는 과제가 있다는 것을 판명했다.
본원의 이점의 하나는 상기 과제를 해결하고, 화상표시에 오동작을 부여하는게이트 배선의 실드를 개선하여 표시품질이 높고 또 개구율을 향상시켜 밝은 액정표시장치를 제공하는데 있다. 본원 이외의 이점 및 해결하는 과제는 본원 명세서에서 명백하게 될 것이다.
도1은 본 발명의 일실시예에 의한 TFT 액정표시장치의 화소의 요부 평면도,
도2는 도1의 2-2'선에 따른 화소의 요부 단면도,
도3은 도1의 3-3'선에 따른 화소의 요부 단면도,
도4는 본 발명의 일실시예에 의한 편광판과 초기 배향방향의 관계를 설명하는 도면,
도5는 본 발명의 일실시예에 의한 TFT 액정표시장치의 TFT 기판의 제1 포토리소그래피 공정(First Photolithographic Step) 후까지의 제조방법을 설명하기 위한 단면도,
도6은 본 발명의 일실시예에 의한 TFT 액정표시장치의 TFT 기판의 제2 포토리소그래피 공정(Second Photolithographic Step) 후까지의 제조방법을 설명하기 위한 단면도,
도7은 본 발명의 일실시예에 의한 TFT 액정표시장치의 TFT 기판의 제3 포토리소그래피 공정(Third Photolithographic Step) 후까지의 제조방법을 설명하기 위한 단면도,
도8은 본 발명의 일실시예에 의한 TFT 액정표시장치의 TFT 기판의 제4 포토리소그래피 공정(Fourth Photolithographic Step) 후까지의 제조방법을 설명하기위한 단면도,
도9는 본 발명의 일실시예에 의한 TFT 액정표시장치의 TFT 기판의 제5 포토리소그래피 공정(Fifth Photolithographic Step) 후까지의 제조방법을 설명하기 위한 단면도,
도10은 본 발명의 일실시예에 의한 TFT 액정표시장치의 TFT 기판의 제5 포토리소그래피 공정(Fifth Photolithographic Step) 후까지의 제조방법을 설명하기 위한 단면도,
도11은 TFT-LCD의 개략의 등가회로를 나타내는 평면도,
도12는 TFT-LCD의 화소의 구동파형을 나타내는 타이밍 챠트,
도13은 본 발명의 다른 실시예에 의한 TFT 액정표시장치의 화소의 평면도,
도14는 본 발명의 다른 실시예에서의 인접하는 드레인선 사이를 횡단하는 도13의 14-14'에 따른 요부 단면도,
도15는 본 발명의 다른 실시예에서의 도13의 15-15'에 따른 요부 단면도이다.
본 발명에 의한 과제를 해결하기 위한 수단의 주된 예를 들면, 이하와 같이 된다.
< 수단 1 >
액정층을 통해서 대향배치된 제1의 기판 및 제2의 기판, 상기 제1의 기판 상에 형성된 복수의 게이트 배선, 상기 복수의 게이트 배선과 매트릭스 형상으로 교차하는 복수의 드레인 배선 및 상기 게이트 배선과 드레인 배선의 각각의 교점에 대응하여 형성된 박막트랜지스터를 가지고, 상기 게이트 배선의 서로 인접하는 한쌍과 상기 드레인 배선의 서로 인접하는 한쌍으로 둘러싸이는 영역에 화소가 설치된 횡전계 방식의 액정표시장치(액티브 매트릭스형 액정표시장치)에 있어서, (a) 상기 제1의 기판은 이 제1의 기판 상에 형성된 반도체층과, 해당 반도체층 상에 형성된 제1의 절연막과, 제1의 절연막 상에 형성된 게이트 배선과, 게이트 배선 상에 형성된 제2의 절연막과, 제2의 절연막 상에 형성된 드레인 배선과, 드레인 배선 상에 형성된 제3의 절연막과, 제3의 절연막 상에 형성된 공통전극 혹은 공통전극 배선을 가지며, (b) 상기 반도체층은 상기 인접하는 한쌍의 게이트 배선의 한쪽이 형성된 상기 박막트랜지스터에 접속되고 또 해당 한쌍의 게이트 배선의 다른쪽의 하부에 제1 절연막을 통해서 형성된 영역을 가진다.
< 수단 2 >
상기 수단 1에 있어서, 상기 인접하는 한쌍의 게이트 배선의 다른쪽(the another of the pair of the gate lines adjacent to one another)의 하부에 제1 절연막을 통해서 형성된 상기 반도체층과, 이 다른쪽의 게이트 배선의 상부에 적어도 상기 제2 절연막을 통해서 형성된 전극이 설치된다.
< 수단 3 >
상기 수단 2에 있어서, 상기 전극은 금속전극으로서 형성된다.
< 수단 4 >
상기 수단 2 또는 상기 수단 3에 있어서, 상기 한쌍의 게이트 배선의 다른쪽의 하부에 상기 제1의 절연막을 통해서 형성된 상기 반도체층과, 이 다른쪽의 게이트 배선의 상부에 적어도 상기 제2의 절연막을 통해서 형성된 상기 전극에 의해, 이 다른쪽의 게이트 배선에서의 누설전계에 대한 실드전극이 구성된다.
< 수단 5 >
상기 수단 2 내지 4 중 어느 하나에 있어서, 상기 한쌍의 게이트 배선의 다른쪽의 적어도 단부(端部)는, 상기 적어도 상기 제2 절연막을 통해서 형성된 전극과 상기 공통전극에서 평면적으로 피복되어 있다.
< 수단 6 >
상기 수단 1 내지 5 중 어느 하나에 있어서, 상기 제3의 절연막은 유기막이다.
< 수단 7 >
상기 수단 1 내지 6 중 어느 하나에 있어서, 상기 제3의 절연막 상에 피복된 공통전극은 투명전극이다.
< 수단 8 >
상기 수단 4에 있어서, 상기 실드를 구성하는 상기 반도체층과 상기 전극 사이에 낀 절연막은 상기 박막트랜지스터의 게이트 절연막과, 상기 게이트 배선과 상기 드레인 배선을 분리하는 층간절연막을 적층하여 형성된다.
< 수단 9 >
액정층을 통해서 대향배치된 제1의 기판 및 제2의 기판과, 상기 제1의 기판 상에 형성된 복수의 게이트 배선, 복수의 유지용량배선, 상기 복수의 게이트 배선과 매트릭스 형상으로 교차하는 복수의 드레인 배선, 및 상기 게이트 배선과 상기 드레인 배선의 각각의 교점에 대응하여 형성된 박막트랜지스터를 가지고, 상기 게이트 배선의 서로 인접하는 한쌍과 상기 드레인 배선의 서로 인접하는 한쌍으로 둘러싸인 영역에 화소가 설치된 횡전계 방식의 액정표시장치(액티브 매트릭스형 액정표시장치)에 있어서, (a) 상기 제1의 기판은, 이 제1의 기판 상에 형성된 반도체층과, 해당 반도체층 상에 형성된 제1의 절연막과, 제1의 절연막 상에 형성된 게이트 배선과, 게이트 배선 상에 형성된 제2의 절연막과, 제2의 절연막 상에 형성된 드레인 배선과, 드레인 배선 상에 형성된 제3의 절연막과, 제3의 절연막 상에 형성된 공통전극을 가지며, (b) 상기 드레인 배선의 하부에는 해당 드레인 배선 연재방향으로 연재하는 상기 유지용량배선(charge-holding line)이, 상기 드레인 배선의 상부에는 해당 드레인 배선 연재방향으로 연재하는 상기 공통전극이 각각 설치된다.
< 수단 10 >
상기 수단 9에 있어서, 상기 반도체층은 상기 드레인 배선의 하부에 연재하고, 또 상기 드레인 배선 연재방향으로 연재하는 상기 유지용량배선의 하부에도 연재하여 해당 유지용량배선과 함께 유지용량(charge-holding capacitance)을 형성하는 영역을 가진다.
< 수단 11 >
상기 수단 10에 있어서, 상기 반도체층은 상기 게이트 배선의 서로 인접하는 한쌍의 한쪽이 형성된 박막트랜지스터에 접속되고, 또 이 한쌍의 게이트 배선의 다른쪽의 하부에 제1 절연막을 통해서 형성된 영역을 가짐으로써, 해당 한쌍의 게이트 배선의 다른쪽에 대해서는 누설전계의 실드전극을, 상기 드레인 배선의 하부에 연재하는 유지용량배선에 대해서는 유지용량을 각각 구성한다.
< 수단 12 >
상기 수단 9 내지 11 중 어느 하나에 있어서, 상기 유지용량배선과 상기 공통전극은 표시영역 밖에서 접속되어 각각에 동전위가 부여되어 있다.
< 수단 13 >
상기 수단 1 내지 12 중 어느 하나에 있어서, 상기 박막트랜지스터의 반도체층은 폴리실리콘(실리콘의 다결정막)으로 형성되어 있다.
본 발명의 또 다른 수단은, 이하의 발명의 실시형태 중에서 명백하게 될 것이다.
본 발명의 특징을 나타내는 대표적인 구조를, 이하 실시예에 의해 설명한다.
< 실시예 1 >
도1 ~ 도3은 본 발명의 일실시예의 액정표시장치에 설치된 화소의 1개의 평면도 및 단면도이다. 도2, 도3은 각각 도1에서의 2-2', 3-3'에서 일점쇄선으로 나타낸 절단선에서의 단면을 나타낸다. 도면에서는 절단부를 알기 쉽게 하기 위해, 숫자를 ○를 쳐서 절단부를 나타내고 있다. 또한 도면은 설명용으로 요부를 기재한 것이며, 배향막은 도면에서는 생략하고 있는 도면도 있다. 또 대향기판측의 구성도 생략하고 있는 도면도 있다. 이하, 순서에 따라 나타낸다.
도1은 상기 화소의 1개의 모식평면패턴을 나타낸다. 이 1개의 화소는 인접하는 게이트 배선(GL), 인접하는 드레인 배선(DL)으로 둘러싸여 구성된다. 게이트 배선(GL)은 반도체층이 폴리실리콘(다결정 실리콘;Poly-crystalline Silicon)(PSI)으로 구성된 TFT의 게이트 전극으로서도 작용하며, TFT를 온/오프시키는 전압을 공급한다. 예를 들어, 도1의 좌측에 나타낸 드레인선(DL)(상기 인접하는 드레인 배선(DL)의 1개)에서 폴리실리콘(PSI)으로 공급된 전류는 이 폴리실리콘(PSI)(도1의 왼쪽 아래에 나타내는 부분)에 상기 인접하는 게이트 배선(GL)의 1개(도1의 하측에 나타낸다)가 온(ON)전압을 인가하는 타이밍에서, 상기 1개의 화소의 액정용량, 유지용량(액정용량의 전하유지를 보조하는 전하유지용량)에 급전되고, 이 용량의 각각에 영상전압(드레인 전압)을 인가한다. 그 결과, 상기 인접하는 게이트 배선(GL)의 다른 1개(도1의 상측에 나타낸다)의 하부까지 인출된 상기 저온 폴리실리콘(PSI), 금속전극(SPM)(도3의 단자 CPAD) 및 이것에 연결된 투명 화소전극(SPT)의 전위가 영상전위가 된다.
상기 인접하는 게이트 배선(GL)의 다른 1개는, 그 동작에 상기 인접하는 게이트 배선(GL)의 1개가 기여하는 상기 1개의 화소(도1이 주로 나타낸다)에 인접하는(드레인 배선(DL)의 연장방향 부근에) 상기 화소의 다른 1개의 동작에 기여하기 때문에, 이하, 「전(前)단의 게이트 배선(prior stage gate line)」이라 기재한다. 이 표기는 상기 다른 화소(도1의 상측에 부분적으로 나타낸다)가 상기 1개의 화소보다 먼저 주사되는 가정에 의거하여, 만약 해당 다른 화소가 해당 1개의 화소의 다음에 주사되면, 상기 전단의 게이트 배선은 「다음단의 게이트 배선(next stage gate line)」으로 개명된다. 이것에 대해, 상기 1개의 화소(소위 실시예의 설명에서 주로 예시되는 화소)를 주사하는 상기 인접하는 게이트 배선(GL)의 1개(도1의 상측에 나타낸다)는 「자단(自斷)의 게이트 배선(present stage gate line)」이라고 기재한다. 본 실시예에서는, 상기 1개의 화소와 상기 다른 화소와의 주사의 순서는 한정되지 않는다.
상기 전류의 흐름은 드레인 배선(DL)에서 제1의 컨택트 홀(CNT1)을 통해서 폴리실리콘(PSI)에 연결되고, 이 폴리실리콘 중의 전류는 전단의 게이트 배선(GL) 근방의 제2의 컨택트 홀(CNT2)을 통해서 금속화소전극(SPM)으로 흐른다. 폴리실리콘(PSI)은 투명 화소전극(SPT)의 하부를 연재하여 게이트선 방향으로 연장하고, 전단의 게이트 배선(GL)의 하부에 매설된다. 여기서, 상기 금속화소전극(SPM)은 제2의 컨택트 홀(CNT2)과 접속되며, 전단의 게이트 배선을 그 상부에서부터 피복한다.
한편, 유기절연막 상의 투명 화소전극(SPT)은 상기 금속화소전극(SPM) 상에 개구된 제3의 컨택트 홀(CNT3)을 통해서 금속화소전극(SPM)과 접속되며, 1화소내를コ 모양의 평면형상의 배치가 된다.
화소전극과 함께 액정용량의 단자전극을 구성하는 또 다른 한쪽의 전극의 공통전극전위는 이하의 경로를 가지며 인가된다. 게이트 배선(GL)의 단부 및 드레인 배선(DL) 상을 저유전율의 절연막을 통해서 그 상부에 상기 배선을 실드하도록 투명 공통전극배선(CLT)을 배치한다. 투명 공통전극배선(CLT)은 화소내로 분기(分岐)하여 화소전극(SPT)과 함께 액정을 구동하는 공통전극의 역활을 한다. 이와 같이, 투명 공통전극배선(CLT)은 게이트 배선(GL), 드레인 배선(DL)을 피복하도록 메쉬(mesh)형상으로 배치되고, 화면주변영역에서 금속의 저저항의 배선(도시되어 있지 않다)과 접속 결선되어 있다. 이 저저항 배선은 공통전위의 버스라인으로서 동작하는 것이다.
IPS 액정표시장치에서는 도1의 투명 공통전극(CLT)과 투명 화소전극(SPT) 사이의 횡전계에서 규정되는 값이 액정용량이므로, 그 값은 대향하는 상하기판 사이 각각에 배치된 전극사이에서 액정용량을 규정하는 TN방식 등의 종전계 방식의 액정표시장치에 비해 절반 이하이다. 이 때문에, 한쪽의 기판에 공통전극과 화소전극의 쌍방을 가지는 횡전계 방식에서만, 투명 공통전극배선(CLT)의 배선저항 사양은 인디움·주석·산화물(Indium Tin Oxide, 이하 ITO)과 같은 저항값이 높은 투명 전극재료를 이용해도 배선지연을 작게 할 수 있으며, 양질의 화질을 선택할 수 있다. 물론 투명 전극재료이면 인디움·아연·산화물(IZO), 인디움·주석·아연·산화물(Indium Tin Zine Oxide, 이하 ITZO) 등이라도 된다.
이 공통전극 및 공통전극배선의 전위는, 예를 들면 프레임마다 교류화되는화소전위의 거의 중점전위(mid-point potential)가 설정된다(도12에서 다시 상세한 설명을 한다). 이 화소전극전위와 공통전극전위에 의해 액정용량이 구성됨과 동시에, 이 전위 사이의 전위차에 의해 전계를 액정층 내에 생기게 하여, 상기 드레인 배선(DL)에서 공급된 영상전압과 상기 공통전압으로 영상을 표시한다. 한편, 유지용량의 전위는 상기 화소전극전위와 게이트 배선이 주사되는 전단의 게이트 배선과의 사이에서 형성된다. 게이트 배선의 전위는 전단의 게이트 배선의 전위가 주사된 후, 해당하는 화소를 구동하는 TFT의 게이트 배선이 주사될 때는, 안정한 일정 전위로 유지되어 있으며, 유지용량을 구성하는 전극이 된다.
도1에서의 주된 투과부는 2-2'선에 따른 4개의 개구부이다. 이하, 각부의 구성을 단면도를 이용하여 상세하게 설명한다. 도2는 도1의 2-2'선에 따른 단면도이며, 인접하는 드레인 배선(DL) 사이의 1화소영역을 횡단하는 부분이다. 왜점(歪点)(strain point) 약 670℃의 무알카리 TFT 유리기판(GLS1) 상에 막두께 50㎚의 Si3N4막과 막두께 120㎚의 SiO2막으로 이루어지는 베이스 절연막(ULS)이 형성되어 있다. 베이스 절연막(ULS)은 TFT 유리기판(GLS1)에서의 Na 등의 불순물의 확산을 방지하는 역활을 가진다. 베이스 절연막(ULS) 상에는, SiO2로 이루어지는 게이트 절연막(GI)이 성막(成膜)되어 있다. 게이트 절연막 상에는 화소전위를 급전하는 저온 폴리실리콘(Low Temperature Poly Silicon)(PSI)이 배치되어 있다. 이 저온 폴리실리콘이란, 실리콘의 다결정막(Polycrystalline Film of Silicon)으로서 형성되는 배선으로, 게이트 절연막 상에 형성된 비정질 실리콘막을 예를 들어 레이저·어닐에 의해 비교적 낮은 온도에서 다결정화(poly-crystallize)하여 형성된다. 이하에 기록되는 「저온 폴리실리콘」도 이와 같이 낮은 처리온도에서 다결정화된 실리콘막 또는 이것에 의해 형성되는 배선층을 가르킨다.
상기를 덮도록 SiO2로 이루어지는 층간절연막(ILI)이 형성된다. 층간절연막(ILI) 상에는 Ti/Al/Ti와 같이 3층 금속막으로 이루어지는 드레인 배선(DL)이 형성되어 있다.
그 상층에는 막두께 200㎚의 Si3N4로 이루어지는 보호절연막(PAS)과 막두께 2㎛의 아크릴계 수지를 주성분으로 하는 유기보호막(FPAS)에 의해 피복되어 있다. 유기보호막(FPAS) 상에서는, 먼저 드레인 배선(DL)의 폭보다 넓고, 인디움-주석 산화물(ITO)로 이루어지는 투명 공통전극배선(CLT)이 형성되어 있다. 동일 공정, 동일 재료로 제작된 ITO로 이루어지는 투명 화소전극(SPT)도 상기 유기절연막(FPAS) 상에 형성되어 있다.
상기 설명 중, 배선재료는 특히 한정되는 것은 아니다.
주된 투과영역은 (1) 드레인 선(DL) 상의 투명 공통전극(CLT)과, 도1의 평면도에서 저온 폴리실리콘(PSI)을 피복하도록 배치된 투명 화소전극(SPT) 사이, (2) 상기 투명 화소전극(SPT)과 게이트 배선(GL) 상측에서 상하로 연장된 투명 공통전극배선(CLT)의 사이, (3) 상기 투명 공통전극(CLT)과 투명 화소전극(SPT)와의 사이, (4) 상기 투명 화소전극(SPT)과 드레인 배선(DL) 상의 투명 공통전극배선(CLT)의 사이의 4개의 영역이다. 상기 투명 화소전극(SPT), 투명 공통전극(CLT)이 액정을 구동하는 전극이다.
한편, 액정(LC)을 밀봉하는 대향의 기판은 컬러필터(CF) 기판(GLS2)이다. CF 유리기판(GLS2)은 액정측에 색 표시를 행하는 안료를 분산한 유기막 재료로 구성된 색 필터(FIL)가 그 화소마다 할당된 색에 따라, 청(B), 적(R), 녹(G)의 투과광을 표현하는 색 필터(빨강에서는 FIL(R))로 되어 있다. 그 내측에는 유기재료로 이루어지는 오버코트막 OC막이 형성되어 있다. OC막은 없어도 되지만, 평탄성을 향상하는 목적에서는 있는 것이 바람직하다. CF 기판(GLS2) 및 TFT 기판(GLS1)의 액정(LC)에 대해 접하고 있는 면에는 배향막(OLI)이 인쇄되어 소정의 러빙이 행해져, 초기 배향방향을 제어하고 있다. 또 상기, CF 유리기판(GLS2) 및 TFT 유리기판(GLS1)의 외측의 면에는 각각 편광판(POL)이 붙어 있다. 이 편광판은 서로의 유리기판 사이에서 편향축이 직교하는 이른바 크로스니콜(cross-nicol) 상태가 형성되어 있다.
러빙방향과 편광판의 각도의 관계를 도4에 나타낸다. 편광축의 한쪽 PD2는 GL과 동방향으로, 다른쪽 PD1은 GL과 직교방향으로 하고 있다. 또 러빙방향(RD)은 상하기판에서도 GL과 직교하는 방향으로 했다. 이것에 의해 노머리 블랙모드(Normally Black Mode, 액정층으로의 인가전계가 낮게 될수록 표시휘도를 낮추는 모드)의 배치가 되며, 또 도1과 같은 굴곡형상의 화소패턴에 의해 멀티도메인(muti domain)화를 행하고 있다. 물론, 비 멀티도메인의 경우도 본원의 범주에 포함되는 것이며, 그 경우에서도 편광판 배치가 크로스니콜로 되도록 하는 것이 필요하다.
본 단면의 CF 기판(GLS2)에는 이른바, 블랙 매트릭스(BM)가 형성되어 있지 않다. 컬러필터(FIL)의 색의 연결은 드레인 배선(DL)을 피복하도록 배치된 투명 공통전극배선(CLT) 상에서 행한다.
드레인 배선(DL)을 피복하는 투명 공통전극배선(CLT) 폭은 드레인 배선폭의 적어도 2배 이상 필요하다. 이것은, IPS 액정표시장치가 기본적으로 액정에 공통전극전위와 화소전위 이외의 전계가 가해지면 오동작하기 때문에, 그 실드가 필요하다. 단, 그 실드 폭은, 게이트 배선에 대한 정도로 완전할 필요는 없다. 이것은 도12의 구동에서 나타내는 바와 같이, 드레인 배선의 전위는 기본적으로는 그 진폭은 화소전극전위의 진폭과 같은 정도이며, TFT의 게이트 배선을 구동하는 게이트 전위보다 작기 때문이다.
포지티브형의 액정재료(Positive-type Liquid Crystal Material : 포지티브의 유전이방성을 가지는 액정재료)를 이용한 IPS 액정표시장치에서는 투명전극 상이라도 중앙부에서는 광이 투과하지 않는다. 이것은 폭이 넓은 전극 상에서는 횡전계가 걸리지 않고 액정분자가 회전하지 않기 때문이다. 투명전극의 단부에서 그 폭의 내부를 향해 1.5㎛ 영역은 브릿지의 횡전계가 걸려 투과한다.
도3은 도1의 3-3'의 선에 따른 단면도이다. 본 단면도는 도1에 있어서, 저온 폴리실리콘(PSI)의 TFT와 게이트 배선(GL)에 대한 실드구조의 단면을 나타낸다. 도3의 단면도의 좌측은 TFT의 단면이다. 드레인 배선(DL), 금속화소전극(SPM)을 이른바 드레인 전극, 소스 전극으로 하고, 게이트 배선(GL)을 게이트 전극으로 하며, 게이트 절연막(GI)을 가지는 이른바 MOS형 TFT이다. ULS 상에 폴리실리콘층(PSI)이있으며, 드레인 배선(DL)은 게이트 절연막(GI) 및 층간절연막(ILI)에 개구된 제1의 컨택트 홀(CNT1), 저온 폴리실리콘(PSI)의 인을 불순물로서 도프(dope)된 고농도 n형층 PSI(n+)에 접속되어 있다. 상기 고농도 n형층 PSI(n+)는 도전성이 높고, 의사적(擬似的)으로 배선부로서 동작한다. 한편, TFT 부분의 게이트 배선(GL) 하부의 PSI는 붕소를 불순물로서 도프된 p형층 PSI(p)로 되어 있으며, 이른바 반도체로서 동작하고, GL에 온(ON)전위에서 도통상태, 오프(OFF)전위에서 비도통상태가 되는 스위칭 동작을 나타낸다. 게이트 배선(GL)에 온(ON)전압이 인가된 경우, 게이트 배선(GL) 하부에서 게이트 절연막(GI) 하부이며, 붕소를 불순물로서 도프된 p형층 PSI(p)의 게이트 절연막(GI) 계면의 포텐셜이 반전하여 채널층이 형성되고, n형화되어 TFT에 온(ON)전류가 흐르며, 결과적으로 금속화소전극(SPM)으로 전류가 흘러 액정용량 및 유지용량이 충전된다.
전단의 게이트 배선(GL)은, 도3의 우측에 나타내는 바와 같이, n형 폴리실리콘층(PSI(n+))과 이것에 제2의 컨택트 홀(CNT2)을 통해서 접속되는 금속전극(CPAD)(도1에서는 참조부호(SPM)로 나타낸다)에 의해 실드된다. n형 폴리실리콘층(PSI(n+))은 자단(自斷)의 TFT에서 연장하여, 전단의 게이트 배선의 하부에 게이트 절연막(GI)을 통해서 매설된다. 금속전극(CPAD)은 상기 전단의 게이트 배선(GL) 상에 형성된 층간절연막(ILI)을 피복한다. 상기 제2의 컨택트 홀(CNT2)은 이 층간절연막(ILI)을 관통하여 형성된다. 전술과 같이, IPS 액정표시장치는 영상의 화소전위와 공통전극전위 이외는 오동작의 원인이 되므로, 상기와 같이 게이트 배선(GL)을 화소전위(소스전위)의 n형 폴리실리콘(PSI(n+)) 및 금속화소전극(CPAD)에서 상하로 실드한다. 이것에 의해, 오동작이 없는 고품위의 액정표시장치를 실현할 수 있다.
한편, 상기 전단의 게이트 배선은 한쪽의 전극을 게이트 배선, 절연막으로서 게이트 절연막(GI), 층간절연막(ILI)의 적층막, 다른쪽의 전극을 n형 폴리실리콘(PSI(n+)), 금속화소전극(SPM)으로서 유지용량(부가용량이라고도 부른다)(Cadd)을 형성하고 있다. 금속화소전극(SPM)은 드레인 배선(DL)과 동일 공정, 재료로 구성되어 있다. n형 폴리실리콘층(PSI(n+))은 드레인 배선(DL)에서 TFT를 거쳐 급전된 화소전위를 공급하며, 금속화소전극(SPM)도 동일하게 화소전위가 부여되고 있다.
투명 화소전극(SPT)으로의 화소전위의 급전은 유기보호막(FPAS, SiN)의 보호막(PAS)에 개구된 제3의 컨택트 홀(CNT3)을 통해서, 금속화소전극(SPM)에서 행해지고 있다. 투명 공통전극(CLT) 및 금속화소전극(SPM)도, 게이트 배선(GL)의 단부 일부를 피복하여 실드효과를 높이고 있다.
또 게이트 배선 실드의 평면적 형태를 도1에서 상술한다. 게이트 배선에서의 누설전위는 평면적으로는 반드시 게이트 전위 이외의 어느 것인가의 전위에 의해 실드되어 있다. 도1에서는, 투명 공통전극(CLT) 및 금속화소전극(SPM)이 중첩하는 것에 의해, 평면적으로 완전한 실드상태를 실현하고 있다. 금속화소전극(SPM) 상에는 투명 화소전극(SPT)이 투명 공통전극(CLT)과 동층으로 형성되어 있기 때문에, 투명 화소전극(SPT)과 투명 공통전극(CLT)사이에는 공간이 설치되어 있다. 그리고 이 공간이 평면적으로 금속화소전극(SPM)에 의해 실드되어 있다. 이것에 의해, 평면적으로 완전한 실드를 실현하고 있다.
유지용량(Cadd)은 TFT의 폴리실리콘(PSI)에 대해 TFT 유리기판(GLS1) 측에서의 표시의 백라이트에 의한 광조사로 발생하는 전자, 정공에 의해 증가하는 누설전류에 대해 액정용량으로 결정되는 화상표시기간(유지기간) 중의 전위를 유지하기 위해 설정되어 있다. 이 값을 크게 설정할 수 있다면, 표시화상 상의 균일성을 극히 양호하게 유지할 수 있다.
본 실시예에서는, 종래와 같은 게이트 배선(GL)과 평행하게 배치된 금속의 공통전극배선이 설치되어 있지 않다. 따라서, 이 화소 중앙부의 컨택트 영역에도 투과영역이 형성되어 있다. 이와 같이, 본 실시예에서는 투과영역을 많이 형성할 수 있으며, 밝은 액정표시장치를 제공할 수 있다.
다음에, 도3에 나타내는 바와 같은 NMOS형 TFT의 제조공정을 도5 ~ 도10 및 도3을 이용하여 설명한다.
두께 0.7㎜, 사이즈 730㎜×920㎜의 왜점(strain point) 약 670℃의 무알카리 TFT 유리기판(GLS1)을 세정후, SiH4와 NA3과 N2의 혼합가스를 이용한 플라즈마 CVD법에 의해 막두께 50㎚의 Si3N4막, 계속해서, 테트라에톡시실란(Tetraethoxysilane)과 O2의 혼합가스를 이용한 플라즈마 CVD법에 의해, 막두께 120㎚의 SiO2막의 적층의 베이스 절연막(ULS)을 형성한다. 본 절연막(ULS)는 다결정 실리콘막으로의 TFT 유리기판(GLS1)에서의 Na확산을 방지하기 위해서이다. Si3N4, SiO2모두 형성온도는 400℃이다. 또한 본원에서는 반도체층으로서 다결정 실리콘으로 대표하지만, 거대 결정실리콘, 연속입계 실리콘(Continuous Grain Silicon), 아모르퍼스 실리콘이라도 된다.
다음에, 위에 SiH4, Ar의 혼합가스를 이용한 플라즈마 CVD법에 의해 거의 진성(인트린시크, Intrinsic)인 수소화 비정질 실리콘막을 50㎚ 형성한다. 성막온도는 400℃이며, 성막 직후 수소량은 약 5at% 이다. 다음에 기판을 450℃에서 약 30분 어닐(anneal)함으로써, 수소화 비정질 실리콘막 중의 수소를 방출시킨다. 어닐 후의 수소량은 약 1at% 이다.
다음에, 파장 308㎚의 엑시머 레이저 광(LASER)을 상기 비정질 실리콘막에 플루엔스(Fluence) 400mJ/㎠, 로 조사하고, 비정질 실리콘막을 용융 재결정화시켜, 거의 진성인 다결정 실리콘막을 얻는다. 이때 레이저 빔은 폭 0.3㎜, 길이 200㎜의 세선(細線)형태의 형상이며, 빔의 길이방향과 거의 수직인 방향으로 기판을 10㎛ 피치로 이동하면서 조사했다. 조사시는 질소분위기로 했다.
통상의 포토리소그래피법에 의해 소정의 레지스트 패턴을 다결정 실리콘막 상에 형성하고 CF4와 O2의 혼합가스를 이용한 리액티브(reactive) 이온 에칭법에 의해 다결정 실리콘막(PSI)을 소정의 형상으로 가공한다(도5).
다음에, 테트라에톡시실란(Tetraethoxysilane ; (C2H5)4SiO4, TEOS라고 기재한다)과 산소의 혼합가스를 이용한 플라즈마 CVD법에 의해 막두께 100㎚의 SiO2를형성하여 게이트 절연막(GI)을 얻는다. 이때의 테트라에톡시실란과 O2의 혼합비는 1 : 50, 형성온도는 400℃ 이다. 계속해서 이온주입(ion implantation)법에 의해 B이온을 가속전압 33KeV, 도즈(dose)량 1E12(㎝-2)으로 주입하고, n형 TFT의 채널영역의 폴리실리콘막(PSI(p))을 형성한다. 또한 제2의 포토레지스트 패턴(PRES)을 다음단의 게이트 배선의 하부 실드전극이 되는 폴리실리콘 영역(PSI)에, P이온을 가속전압 60KeV, 도즈량 1E15(㎝-2)으로 주입하고, n형의 폴리실리콘(PSI(n+))을 형성한다(도6).
다음에 스퍼터링(sputtering)법에 의해, 금속배선 예를 들면 Mo 혹은 MoW막을 200㎚ 형성 후, 통상의 포토리소그래피법에 의해 소정의 레지스트(resist) 패턴을 Mo막 상에 형성하고, 혼산(混酸;mixed acid)을 이용한 웨트(wet) 에칭법에 의해 Mo막을 소정의 형상으로 가공하여 주사배선(GL)을 얻는다.
에칭에 이용한 레지스트 패턴을 남긴채, 이온주입법에 의해 P이온을 가속전압 60KeV, 도즈량 1E15(㎝-2)으로 주입하고, n형 TFT의 소스, 드레인영역 PSI(n+)를 형성한다(도7). 상기에서 n형 TFT의 소스, 드레인이 n+형의 저온 폴리실리콘막(PSI(n+)) 및 p형의 채널영역의 폴리실리콘막(PSI(p))이 완성되지만, 이하와 같이 p형과 n+형의 사이에 P이온농도가 n+형보다 적은 n형의 LDD영역을 만들어, TFT의 누설전류를 저감할 수 있다(도시하고 있지 않다). 즉, 에칭에 이용한 레지스트 패턴을 제거후, 다시 이온주입법에 의해 P이온을 가속전압 65KeV, 도즈량2E13(㎝-2)으로 주입하고, n형 TFT의 LDD영역을 형성한다. LDD영역의 길이는 Mo를 웨트 에칭했을 때의 사이드 에칭량으로 결정된다. 본 실시예의 경우 약 0.8㎛ 이다. 이 길이는 Mo의 오버에칭시간을 변화시킴으로써 제어할 수 있다.
이때, 게이트 배선의 폭(Wg)을 도6의 PRES의 개구부보다 좁게 함으로써, Cadd를 구성하는 영역의 게이트 배선의 하부의 반도체도 n+화 할 수 있다. 이것에 의해, 도7에 나타내는 바와 같이, Wg의 하부의 부분도 저저항의 n+상태로 할 수 있으며, Cadd를 구성하는 한쪽의 전극으로 하는 것이 가능하게 된다.
다음에, 기판에 엑시머 램프(excimer lamp) 또는 메탈할라이드 램프(metal halide lamp)의 광을 조사하는 래피드 써멀 어닐(Rapid Thermal Annealing, RAT)법에 의해 주입한 불순물을 활성화한다. 엑시머 램프 또는 메탈할라이드 램프 등의 자외광을 많이 포함하는 광을 이용하여 어닐하는 것에 의해, 다결정 실리콘층(PSI)만을 선택적으로 가열할 수 있으며, 유리기판이 가열되는 것에 의한 데미지를 회피할 수 있다. 불순물의 활성화는 기판 수축과 굽힘변형 등이 문제가 되지 않는 범위에서, 450℃ 정도 이상의 온도에서의 열처리에 의해서도 가능하다(도7).
다음에, 테트라에톡시실란과 산소의 혼합가스를 이용한 플라즈마 CVD법에 의해 막두께 500㎚의 SiO2을 형성하여 층간절연막(ILI)을 얻는다. 이때의 테트라에톡시실란과 O2의 혼합비는 1 : 5, 형성온도는 350℃ 이다.
다음에, 소정의 레지스트 패턴을 형성 후, 혼산을 이용한 웨트 에칭(wet-etching)법에 의해, 상기 층간절연막에 제1의 컨택트 쓰루홀(CNT1) 및 도1의 평면도의 제2의 컨택트 홀(CNT2)을 개공한다(도8).
계속해서, 스퍼터링법에 의해, Ti를 50㎚, Al-Si합금을 500㎚, Ti를 50㎚를 순차 적층형성한 후에 소정의 레지스트 패턴을 형성하고, 그 후 BCl3과 Cl2의 혼합가스를 이용한 리액티브 이온 에칭법에 의해 일괄 에칭하며, 드레인 배선(DL), 금속화소전극(SPM)을 얻는다(도9).
SiH4와 NH3과 N2의 혼합가스를 이용한 플라즈마 CVD법에 의해 막두께 300㎚의 Si3N4막인 보호막(PAS)을 형성하고, 또 스핀 도포법에 의해 아크릴계 감광성 수지를 약 3.5㎛의 막두께로 도포하며, 소정의 마스크를 이용하여 노광, 현상하여 상기 아크릴계 수지에 쓰루홀을 형성한다. 다음에 230℃에서 20분 베이크함으로써, 아크릴 수지를 소성하여 막두께 2.0㎛의 평탄화 유기보호막(FPAS)를 얻는다. 계속해서, 상기 유기보호막(FPAS)에 설치된 쓰루홀 패턴을 마스크로서 하층의 Si3N4막을 CF4를 이용한 리액티브 이온 에칭법에 의해 가공하여 Si3N4막에 제3의 컨택트 홀(CNT3)를 형성한다(도10).
이와 같이 유기보호막(FPAS)을 마스크로서 이용하여 하층의 절연막을 가공하는 것에 의해, 1회의 포토리소그래피 공정으로 2층의 막을 패터닝할 수 있으며, 공정을 간략화할 수 있다.
마지막으로 스퍼터링법에 의해 ITO막 등의 투명 도전막을 70㎚ 형성하고, 혼산을 이용한 웨트 에칭에 의해 소정의 형상으로 가공하여 투명 공통전극배선(CLT)및 투명 화소전극(SPT)을 형성하여 액티브 매트릭스 기판이 완성한다(도3). 이상 7회의 포토리소그래피 공정으로 다결정 실리콘 TFT가 형성된다.
도11에 표시 매트릭스부의 등가회로와 그 주변회로의 결선도를 나타낸다. 도면 중, DL은 드레인 선을 의미하고 DL1, DL2, DL3과 그 숫자가 화면 왼쪽에서부터의 화면 내의 드레인 배선(영상신호선)을 의미한다. 첨자(R, G, B)가 각각 적, 녹, 청 화소에 대응하여 부가되어 있다. GL은 게이트 배선(GL)을 의미하고 GL1, GL2, GL3과 그 숫자가 화면 상부에서부터의 화면 내의 게이트 선을 의미한다. 첨자(1, 2)는 주사 타이밍의 순서에 따라 부가되어 있다. CLX 및 CLY는 공통전극배선(CLT)을 의미하고, CLX1, CLX2와 그 숫자가 화면 상부에서부터의 화면 내의 횡방향의 공통전극배선을 의미한다. 한편, CLY는 종방향의 공통전극배선을 의미하고, CLY1, CLY2와 그 숫자가 화면 상부에서부터의 화면 내의 종방향의 공통전극배선을 의미한다. 상기 공통전극배선(CLX, CLY)은 등가회로 상은 부호를 붙였지만, 실제는 도1에 나타내는 바와 같이 투명 공통전극(CLT)이며 CLX는 게이트 배선의 단부를 피복하고, CLY는 드레인 배선(DL)을 피복하는 투명전극이며, 메쉬형상으로 배치되어 있다. 그와 같이 하여 화면영역 외부의 공통전극 모선(CBL)에 접속되어 있다.
게이트 배선(GL)(첨자생략)은 유리기판 상의 주사회로(GSCL)에 연결되고, 그 주사회로로의 전원 혹은 타이밍신호는 유리기판 외부의 PCB 상에 형성된 전원 및 타이밍회로(SCC)에서 공급된다. 상기에서 저온 폴리실리콘 TFT로 구성된 유리기판 상의 주사회로는 용장성을 높이기 위해 1개의 게이트선(주사선)에 대해서 좌우의 우측(GSLR)에서도 급전되어 있지만, 화면 사이즈 등에 따라 편측에서 급전해도 된다.
한편, 드레인 배선(DL)으로의 급전은 유리기판 상의 저온 폴리실리콘 TFT로 구성된 신호회로(DDC)에서 급전된다. 신호회로(DDC)는 유리기판의 영상신호 회로(IC)로 구성된 회로로 부터의 영상데이터를 R, G, B의 색 데이터에 따라 분배하는 기능을 가진다. 따라서, 유리기판 상의 신호회로에서의 접속단자수는 화면 내의 드레인 배선 수의 3분의 1이다.
또, 공통전극배선은, 본 실시예에서는, 투명 공통전극배선(CLT)이다. 이 공통배선은, 도1에서 나타낸 바와 같이, 메쉬형상의 화소 내에서 결선으로 되어 있다. CLX, CLY는 화면의 좌우 혹은 상하로 인출되며, 함께 모아져서 인피던스가 낮은 공통전극모선(CBL)에 결선되어 전원 및 타이밍 회로(IC)의 SCC에 결선된다. 이 공통전극은 화면 내의 화소의 공통(커먼)전위를 부여한다.
화면 내의 저온 폴리실리콘 TFT는, n형의 TFT이며, 게이트 배선(GL)에 게이트 전압을 인가하고, 그 타이밍에서 드레인 선(DL)에 급전된 드레인 전압(데이터)를 공통전극배선(CLT)과의 사이의 액정용량(Clc)에 급전하는 것에 의해 표시를 행한다. 액정용량(Clc)의 전위를 표시기간 중에 유지하는 능력을 향상시키기 위해서, 유지용량(Cadd)을 형성한다. CC는 드레인 배선(DL)의 단선을 검사하는 저온 폴리실리콘 TFT로 형성한 검사회로이며, CPAD는 검사단자이다.
도12에 본 발명의 액정표시장치의 구동파형을 나타낸다. 공통전극전압(Vcom)을 직류전압으로 한 경우의 예를 나타낸다. 게이트 전압(Vg)은 1게이트 선마다 순차 주사하고, 드레인 전위(Vd)에 대해서, 화소의 저온 폴리실리콘 TFT의 문턱치전압을 더 가산한 전압이 인가되었을 때에 화소 TFT가 온상태로 되며, 도11에 나타낸 액정용량(Clc)에 충전된다. 상기 공통전극전압(Vcom), 게이트 전압(Vg), 드레인 전압(Vd)은 각각 도11의 메쉬형상의 공통전극배선을 구성하는 공통전극배선(CLT), 게이트 배선(GL), 드레인 배선(DL)에 인가된다. 본 실시예에서는 드레인 전압(Vd)은, 예를 들어 노멀 블랙모드에서의 액정표시에서 흰색표시를 행하는 경우를 나타내고 있으며, 게이트 선은 1라인마다 선택되며, 그 라인마다 공통전극전압(Vcom)에 대해서 플러스, 마이너스의 극성 반전된다. 화소전위(Vp)는 TFT를 통해서 액정용량(Clc)에 충전되지만, 홀수, 짝수 프레임에서 공통전극전위(Vcom)에 대해서 반전된다. 특정의 어드레스의 TFT의 게이트 배선(GL)에 대해서, 게이트 배선이 선택되어 Vg가 Vd보다 크게 되면 액정용량(Clc)에 화상에 대응하는 전위가 충전되지만, 상기와 같이 다음의 프레임이 되며, 공통전극전위(Vcom)에 대해서 반전된 Vd가 인가될 때까지 액정용량(Clc)의 전위는 유지되지 않으면 안된다. 이 유지율은 TFT의 오프(누설)전류가 크게 되면 저하한다. 이것을 방지하기 위해서는, 도11의 등가회로의 유지용량(Cadd)를 크게 설정할 필요가 있다.
< 실시예 2 >
도13은 본 발명의 제2의 실시예를 나타내는 화소의 평면도이며, 도14, 도15는, 그 도13에서의 14-14', 15-15'에서 일점쇄선으로 나타낸 절단선에서의 단면을 나타낸다. 도면에서는 절단부를 알기 쉽게 하기 위해, 숫자를 ○를 쳐서 절단부를 나타내고 있다.
도13은 실시예1과 마찬가지로 드레인 배선(DL)을 횡단하는 방향으로 주된 투과부를 4개 가지는 IPS방식의 화소패턴이다. 본 실시예에서의 실시예1에 대한 큰 특징의 하나는, 1화소의 중앙 부근에 공통전위를 부여하는 유지용량배선(CL)이 게이트 배선(GL)에 평행하게 배치되고, 이것이 1개의 화소영역에 대해서, 드레인 배선(DL) 하부에 매설되는 상태에서 H자 형상으로 배치되어 있는 점이다. 또 다른 하나는 드레인 배선과 제1의 컨택트 홀(CNT1)에서 접속된 폴리실리콘(PSI)이 투명 화소전극(SPT)의 하부에서 유지용량배선(CL)의 하부에 매설되고, 또 도면 오른쪽의 드레인 배선(DL)의 하부에 매설된 유지용량배선(CL)의 더 하부에 매설되도록 연재하고 있는 점이다.
전자의 H자 형상의 유지용량배선(CL)은, 실시예1의 게이트 배선(GL)에 대해서 상하 사이에 낀 실드구성에 더하여, 또 드레인 배선(DL)에 대해서도 상부는 투명 공통전극(CLT), 하부에서 유지용량배선(CL)으로 상하로 실드하여 표시의 오동작을 완전하게 제거하는 역할을 한다. 후자, 드레인 배선(DL)의 하부에 유지용량배선(CL)을 설치하고, 또 그 하부에 폴리실리콘(PSI)을 설치하는 구조에서는, 상기 PSI가 화소전위가 되므로, 유지용량배선(CL)과의 사이에 유지용량(용량소자, 축적용량이라고도 부른다)(Cstg)을 만들 수 있다. 그 결과, 실시예1에 비해 전단의 게이트 배선(GL)과의 유지용량(Cadd)을 줄일 수 있으며, 개구율을 향상하는 역할을 한다. 도14, 도15의 단면구조에서 그 상세한 것을 나타낸다.
도14는 도13의 평면도의 14-14'의 단면도이며, 인접하는 드레인 배선(DL) 사이의 4개의 투과영역에 대한 단면구조이다. 실시예1과 크게 다른 것은 드레인 배선(DL)의 주변의 단면구성이다. 즉, 실시예1에서는 드레인 배선(DL)은 그 상부의보호막(PAS) 및 유기보호막(FPAS)의 적층막 상에 투명 공통전극(CLT)을 피복하는 것으로 실드하고 있다. 이것에 대해, 도14에서는 드레인 배선의 하부도 게이트 배선(GL)과 동일 공정, 재료로 구성한 유지용량배선(CL)으로 실드하고 있다. 유지용량배선(CL)과 투명 공통전극(CLT)은, 일예로서 표시영역 밖에서 모두 일정 전위의 공통전위가 인가되어 있다. 이것에 의해, IPS형 액정표시장치에서의 드레인 배선에서의 투과영역으로의 누설전계를 실드하여 표시품질이 향상한다.
한편, 상기 드레인 배선의 하부에 배치된 유지용량배선(CL)의 더욱 하부에는, n+형 폴리실리콘층(PSI(n+))이 형성되어 있다. 이 층은 TFT에서의 화소전위가 인가되어 있으며, 유지용량배선(CL)과 게이트 절연막(GI)을 통한 유지용량(용량소자)(Cstg)을 형성한다. 이것에 의해, 1화소영역 내의 유지용량(Cstg)을 드레인 배선(DL)과 그 상부의 투명 공통전극(CLT)의 폭을 변경하지 않고 크게 할 수 있다. 결과적으로 도13은 게이트 배선(GL)의 폭을 좁게 할 수 있으므로 개구율을 크게 할 수 있다.
도15는 도13의 15-15' 선상의 단면도이며, 드레인 배선(DL)의 제1 컨택트 홀(CNT1)에서의 TFT, 이것이 화소전위를 충전하는 경로에서 n+형 폴리실리콘(PSI(n+))으로 도달하며, 최종적으로 드레인 배선(DL) 하부 사이에서 도달하는 부분이다. 드레인 배선(DL)에서 제1의 컨택트 홀(CNT1)을 거쳐 인가된 영상전압은, TFT의 게이트 배선(GL)에 온전압을 인가함으로써 채널이 형성되며, TFT의 소스전극에 상당하는 n+형 폴리실리콘층(PSI(n+))에 화소전위를 전달, 게이트 배선(GL)과 동일 공정, 재료로 형성된 유지용량배선(CL)과의유지용량(용량소자)(Cstg)을 충전한다.
이상, 상술한 바와 같이, 본 발명의 주로 저온 폴리실리콘 TFT로 구성된 IPS 표시방식의 액정표시장치에 의해, 화상 오동작이 없고 표시품질이 높으며, 밝은 고화질의 액정표시장치를 제공할 수 있다.

Claims (14)

  1. 액정층을 통해서 대향배치된 제1의 기판 및 제2의 기판, 상기 제1의 기판상에 형성된 복수의 게이트 배선, 상기 복수의 게이트 배선과 매트릭스 형상으로 교차하는 복수의 드레인 배선, 및 상기 게이트 배선과 드레인 배선의 각각의 교점에 대응하여 형성된 박막트랜지스터를 가지고, 상기 게이트 배선의 서로에 인접하는 한쌍과 상기 드레인 배선의 서로 인접하는 한쌍으로 둘러싸인 영역에 화소가 설치된 횡전계 방식의 액정표시장치에 있어서,
    상기 제1의 기판은 상기 제1의 기판상에 형성된 반도체층과, 상기 반도체층 상에 형성된 제1의 절연막과, 제1의 절연막 상에 형성된 게이트 배선과, 게이트 배선 상에 형성된 제2의 절연막과, 제2의 절연막 상에 형성된 드레인 배선과, 드레인 배선 상에 형성된 제3의 절연막과, 상기 제3의 절연막 상에 형성된 공통전극 혹은 공통전극배선을 가지며,
    상기 반도체층은, 상기 인접하는 한쌍의 게이트 배선의 한쪽이 형성된 상기 박막트랜지스터에 접속되고 또 상기 한쌍의 게이트 배선의 다른쪽의 하부에 제1 절연막을 통해서 형성된 영역을 가지는 액티브 매트릭스형 액정표지장치.
  2. 제 1 항에 있어서,
    상기 인접하는 한쌍의 게이트 배선의 다른쪽의 하부에 제1 절연막을 통해서 형성된 상기 반도체층과, 상기 다른쪽의 게이트 배선의 상부에 적어도 상기 제2 절연막을 통해서 형성된 전극을 가지는 액티브 매트릭스형 액정표시장치.
  3. 제 2 항에 있어서,
    상기 전극이 상기 제2 절연막을 통해서 형성된 금속전극인 액티브 매트릭스형 액정표시장치.
  4. 제 2 항에 있어서,
    상기 한쌍의 게이트 배선의 다른쪽의 하부에 상기 제1의 절연막을 통해서 형성된 상기 반도체층과, 상기 다른쪽의 게이트 배선의 상부에 적어도 상기 제2의 절연막을 통해서 형성된 상기 전극에 의해, 상기 다른쪽의 게이트 배선에서의 누설전계에 대한 실드전극을 구성하고 있는 액티브 매트릭스형 액정표시장치.
  5. 제 2 항에 있어서,
    상기 한쌍의 게이트 배선의 다른쪽의 적어도 단부가, 상기 적어도 상기 제2 절연막을 통해서 형성된 전극과 상기 공통전극에서 평면적으로 피복되어 있는 액티브 매트릭스형 액정표시장치.
  6. 제 1 항에 있어서,
    상기 제3의 절연막이 유기막인 액티브 매트릭스형 액정표시장치.
  7. 제 1 항에 있어서,
    상기 제3의 절연막 상에 피복된 공통전극은 투명전극인 액티브 매트릭스형 액정표시장치.
  8. 제 4 항에 있어서,
    상기 실드를 구성하는 상기 반도체층과 상기 전극 사이에 낀 절연막은 상기 박막트랜지스터의 게이트 절연막과, 상기 게이트 배선과 상기 드레인 배선을 분리하는 층간절연막을 적층하여 형성되는 액티브 매트릭스형 액정표시장치.
  9. 액정층을 통해서 대향배치된 제1의 기판 및 제2의 기판과,
    상기 제1의 기판 상에 형성된 복수의 게이트 배선, 복수의 유지용량배선, 상기 복수의 게이트 배선과 매트릭스 형상으로 교차하는 복수의 드레인 배선, 및 상기 게이트 배선과 상기 드레인 배선의 각각의 교점에 대응하여 형성된 박막트랜지스터를 가지고, 상기 게이트 배선의 서로 인접하는 한쌍과 상기 드레인 배선의 서로 인접하는 한쌍으로 둘러싸인 영역에 화소가 설치된 횡전계 방식의 액정표시장치에 있어서,
    상기 제1의 기판은, 상기 제1의 기판상에 형성된 반도체층과, 상기 반도체층 상에 형성된 제1의 절연막과, 제1의 절연막 상에 형성된 게이트 배선과, 게이트 배선상에 형성된 제2의 절연막과, 제2의 절연막 상에 형성된 드레인 배선과, 드레인 배선 상에 형성된 제3의 절연막과, 상기 제3의 절연막 상에 형성된 공통전극을 가지며,
    상기 드레인 배선의 하부에는 상기 드레인 배선 연재방향으로 연재하는 상기 유지용량배선이, 상기 드레인 배선의 상부에는 상기 드레인 배선 연재방향으로 연재하는 상기 공통전극이 각각 설치되는 액티브 매트릭스형 액정표시장치.
  10. 제 9 항에 있어서,
    상기 반도체층은 상기 드레인 배선의 하부에 연재하고, 상기 반도체층은 상기 드레인 배선 연재방향으로 연재하는 상기 유지용량배선의 하부에 연재하여 유지용량을 형성하는 영역을 가지는 액티브 매트릭스형 액정표시장치.
  11. 제 10 항에 있어서,
    상기 반도체층은, 상기 게이트 배선의 서로 인접하는 한쌍의 한쪽이 형성된 박막트랜지스터에 접속되고 또 상기 한쌍의 게이트 배선의 다른쪽의 하부에 제1 절연막을 통해서 형성된 영역을 가지고,
    상기 반도체층은 상기 한쌍의 게이트 배선의 상기 다른쪽에 대해서는 누설전계의 실드전극을 구성하고, 상기 드레인 배선의 하부에 연재하는 유지용량배선에 대해서는 유지용량을 구성하고 있는 것을 특징으로 하는 액티브 매트릭스형 액정표시장치.
  12. 제 9 항에 있어서,
    상기 유지용량배선과 상기 공통전극은 표시영역 밖에서 접속되어 동전위가 부여되어 있는 것을 특징으로 하는 액티브 매트릭스형 액정표시장치.
  13. 제 1 항에 있어서,
    상기 박막트랜지스터에 접속되는 상기 반도체층은 실리콘의 다결정막으로 구성되어 있는 것을 특징으로 하는 액티브 매트릭스형 액정표시장치.
  14. 제 9 항에 있어서,
    상기 박막트랜지스터에 접속되는 상기 반도체층은 실리콘의 다결정막으로 구성되어 있는 것을 특징으로 하는 액티브 매트릭스형 액정표시장치.
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