JPH03177817A

JPH03177817A - アクティブマトリクス型液晶表示素子

Info

Publication number: JPH03177817A
Application number: JP1315152A
Authority: JP
Inventors: Makoto Shibusawa; 誠渋沢; Yasuharu Tanaka; 康晴田中; Junji Kondo; 淳司近藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-12-06
Filing date: 1989-12-06
Publication date: 1991-08-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、薄膜トランジスタ（Ｔｈ１ｎ　ＦｉｌＩＩ
Ｔｒａｎｓｌｓｔｅｒ　、　Ｔ　Ｆ　Ｔ）をスイッチ素
子として表示画素電極アレイを構成したアクティブマト
リクス型液晶表示素子に関する。

（従来の技術）液晶を用いた表示素子は、テレビ表示やグラフィックデ
イスプレィ等を指向した大容量で高密度のアクティブマ
トリクス型表示素子の開発及び実用化が盛んである。こ
のような表示素子では、クロストークのない高コントラ
ストの表示が行えるように、各画素の駆動と制御を行う
手段として半導体スイッチが用いられる。その半導体ス
イッチとしては、透過型表示が可能であり大面積化も容
易である等の理由から、透明絶縁基板上に形成されたＴ
ＰＴ等が、通常用いられている。

第３図はＴＰＴを用いた従来のアクティブマトリクス型
液晶表示素子の、アレイ基板上における一画素の平面構
成とラビング方向の関係を示している。同図において、
交差する走査線１と信号線２の各交点位置にはＴＰＴ３
が設けられ、ＴＰＴ３のゲートは行ごとに走査線１に接
続され、ＴＰＴ３のドレインは列ごとに信号線２に接続
されている。また、ＴＰＴ３のソースは表示画素電極４
に接続されている。そして、このアレイ基板におけるラ
ビングは、同図中の右下から左上に向かうラビング方向
５で行われる。なお、同図には示していないが、液晶表
示素子は表示画素電極４に対して対向電極が配置されて
構成される。

次に、この液晶表示素子の駆動方法について説明する。

即ち、ＴＰＴ３のゲートに走査線選択電圧（Ｖｇ、ｏｎ
）が印加されている期間（スイッチング期間）に、表示
画素電極４の電位が映像信号電位と同電位に設定され、
ＴＰＴ３のゲートに走査線非選択電圧（Ｖｇ、ｏｆ’ｆ
　）が印加されている期間は、表示画素電極４がこの電
位を保持する。この結果、表示画素電極４と、所定の電
位に設定されている対向電極との間に挾持されている液
晶層に、映像信号電圧に応じた縦方向の電界がかかる。

そして、液晶層ぽ電界強度に応じて配列状態が変化する
ため、この部分の光透過率も変化し、画像表示が行なわ
れる。

（発明が解決しようとする課題）ところで、第３図に示したように、この種の液晶表示素
子では、表示画素電極４の周囲には走査線１と信号線２
が形成されている。故に、表示画素電極４と走査線１、
表示画素電極４と信号線２との間には横方向電界が存在
する。表示画素電極４上及びその周囲の液晶の配列状態
は、表示画素電極４と対向電極との間の縦方向電界と、
上記した横方向電界との両方の影響を受ける。更ｌこ、
この横方向電界の液晶配列状態に対する効果はラビング
方向、即ち液晶の配向方向とも関係する。

ラビングの進入方向に対応する側の表示画素電極４周辺
部では、この横方向電界は液晶のチルト方向を逆にする
作用を有する。即ち、この横方向電界によりチルトリバ
ース領域６が生じる。このチルトリバース領域６と、正
常なるチルト方向を有する領域７との境界領域８は、他
の領域と光透過率が異なる。表示モードがノーマリ−ホ
ワイトの場合には、この境界領域８は他の領域に比べ光
透過率が高くなる。黒表示の状態では、一画素の中に白
である領域が現われる。この白領域の存在により、コン
トラスト比の低下や視角特性の低下等が生じる。更に、
この白領域の広さは信号電圧依存性があり、且つ、その
応答時間は数秒を要するため、動画表示において残像現
象も発生する。

第４図は、ＴＶ表示用のアクティブマトリクス型液晶表
示素子に適した画素配列であるデルタ配列の場合につい
て、アレイ基板上における画素の平面構成とラビング方
向の関係を示しており、第３図と対応する部分には同一
の符号を付しである。

同図において、−画素内におけるＴＰＴ３の配置位置が
行ごとに異なっている。この場合、ＴＰＴ３の存在有無
による横方向電界の違いにより、上述のチルトリバース
の発生状態も行ごとに異なり、−行おきの表示むらとな
る。

この発明は、このような従来の事情に鑑みてなされたも
のである。

［発明の構成］（課題を解決するための手段）この発明は、絶縁性基板の一生面上に行方向に複数本の
走査線及び列方向に複数本の信号線が配列形成され、走
査線及び信号線の交差位置にＴＰＴ及びこれに接続され
る表示画素電極からなる一画素が形成され、且つ一生面
にラビングによる配向処理が施されたアレイ基板と、絶
縁性基板の一生面上に共通電極が形成され、且つ一生面
にラビングによる配向処理が施された対向基板と、アレ
イ基板と対向基板を互いの一生面側が対向するように組
み合わせて得られる間隙に挾持してなる液晶とを備えた
アクティブマトリクス型液晶表示素子についてのもので
ある。そして、アレイ基板におけるラビング方向は走査
線及び信号線とは非平行であり、且つＴＰＴ全体の形成
位置が一画素にラビングが施される際の前半領域内とし
ている。

（作　用）ＴＰＴを用いたアクティブマトリクス型液晶表示素子に
おいて、表示画素電極と走査線、表示画素電極と信号線
との間の横方向電界により、表示画素電極周辺部におけ
る液晶の配列状態が乱れることがある。更に、この配列
状態の乱れはラビング方向とも関係し、ラビングの進入
方向側ではチルトリバースが発生する。この理由は、例
えば第３図において、ラビングの進入方向に対応する側
の表示画素電極４周辺部では、液晶分子は右下から左上
にかけて所定のチルト角を有するが、液晶分子の右下部
分は左上部分に比べ走査線１と信号線２に近くて横方向
電界の影響を受けるためである。これにより、コントラ
スト比の低下、視角特性の低下及び残像現象の発生等の
不具合が生じる。この発明では、これを防ぐために、−
画素内におけるラビングの進入方向側にＴＰＴを形成し
、ＴＰＴのゲート電極が縦方向電界を強め、横方向電界
を減らす効果を利用している。

（実施例）以下、図面を参照してこの発明の詳細な説明する。

第１図はこの発明の一実施例におけるアレイ基板上の部
分平面図である。同図において、ＴＦＴｌｏは、走査線
１１と一体のゲート電極１２、信号線１３と一体のドレ
イン電極１４、表示画素電極１５に接続されたソース電
極１６、及び半導体層１７から構成されている。また、
複数本の走査線１１及び信号線１３はそれぞれ行方向と
列方向に配列形成され、走査線１１及び信号線１３の交
差位置にＴＰＴＩＯ及びこれに接続される表示画素電極
１５からなる一画素が形成される形であり、各画素の配
列はデルタ配列となっている。更に、ラビング方向１８
はラビングによる配向処理が行われる際に、ラビングが
行われる方向を示しており、走査線１１及び信号線１３
とは非平行例えば約４５°の角度をなしている。ここで
、ラビング方向１８を走査線１１及び信号線１３と約４
５″の角度をなすようにしている理由は、通常の観察方
向を良視角方向と一致させるためである。また、各画素
における斜線で示された前半領域１９は、ラビング進入
方向側の領域を示している。

第２図は第１図に示した実施例において、第１図のＡ−
Ａ　＝断面を矢印方向からみたときに相当する断面図で
ある。同図において、例えばガラスからなる絶縁性基板
２０の一生面上には、例えば遮光性材料であるＣｒ膜を
スパッタ法で被膜した後、所定の形状にフォトエツチン
グすることによりゲート電極１２が形成され、更に、こ
れを覆うように例えば酸化シリコン（Ｓ　ｆｏｘ　）か
らなるゲート絶縁膜２１がプラズマＣＶＤ法により形成
されている。ここで、図示はしていないが、ゲート電極
１２が形成される際に、同じ工程で走査線１１も形成さ
れる。そして、ゲート絶縁膜２１のゲート電極１２に対
向する部分には、例えばｉ型の水素化アモルファスシリ
コン（ａ−Ｓｉ：Ｈ）からなる半導体層１７がプラズマ
ＣＶＤ法を利用して形成されており、更に、半導体層１
７上には互いに電気的に分離されたｎ型ａ−３ｉ：Ｈか
らなるドレイン領域２２とソース領域２３が、同じくプ
ラズマＣＶＤ法を利用して設けられている。

そして、半導体層１７のソース領域２３側に隣接するゲ
ート絶縁膜２１上には、例えばＩＴＯ膜をスパッタ法で
被膜した後、所定の形状にフォトエツチングすることに
より表示画素電極１５が設けられている。また、ソース
領域２３にはソース電極１６の一端が接続され、ソース
電極１６の他端は表示画素電極１５上に延在して接続さ
れている。

更に、ドレイン領域２２にはドレイン電極１４の一端が
接続されている。ここで、ドレイン電極１４とソース電
極１６とは、例えばＭｏ膜とＡｔ膜とをスパッタ法で順
次被膜した後、所定の形状にフォトエツチングするとい
う同じ工程で形成しており、また、図示はしていないが
、第１図における信号線１３もドレイン電極１４やソー
ス電極１６と同じ工程で形成している。こうして、所望
のアレイ基板２４が得られる。

一方、例えばガラスからなる絶縁性基板２５の一生面上
には、例えばＩＴＯからなる共通電極２６及び例えばＡ
ｔからなるブラックマトリクスとしての遮光層２７が順
次形成されることにより、対向基板２８が構成されてい
る。そして、アレイ基板２４の一生面上には、更に全面
に例えば低温キュア型のポリイミドからなる配向膜２９
が形成されており、また、対向基板２８の一生面上にも
全面に同じく、例えば低温キュア型のポリイミドからな
る配向膜３０が形成されている。そして、アレイ基板２
４と対向基板２８の一生面上に、各々の配向膜２９，３
０を所定の方向（例えばアレイ基板２４においては第１
図におけるラビング方向１８）に布等でこすることによ
り、ラビングによる配向処理がそれぞれ施されるように
なる。更に、アレイ基板２４と対向基板２８は互いの一
生面側が対向し且つ互いの配向軸が概略９０°をなすよ
うに組み合わせられ、これにより得られる間隙には液晶
３１が挾持されている。そして、アレイ基板２４と対向
基板２８の他主面側には、それぞれ偏光板３２．３３が
被着されており、アレイ基板２４と対向基板２８のどち
らか一方の他主面側から照明を行う形になっている。

ＴＰＴＩＯのゲート電極１２は表示画素電極１５、信号
線１３とオーバーラツプするため、この近傍での表示画
素電極１５と信号線１３及び表示画素電極１５と走査線
１１の間に存在する液晶層では、ゲート電極１２と表示
画素電極１５及びゲート電極１２と信号線１３の間での
縦方向電位強度が強くなり、横方向電界は減少する。こ
の実施例では、全部のＴＰＴＩＯの形成位置を一画素に
ラビングが施される際の前半領域１９内としているため
、前半領域１９内でゲート電極１２が存在することによ
り、表示画素電極１５と走査線１１及び表示画素電極１
５と信号線１３の間の横方向電界が緩和される。この結
果、従来に比べ、チルトリバースの発生を抑制すること
ができ、例えば−行おきの表示むらがなくなる。

なお、この実施例では、各画素の配列がデルタ配列であ
る場合について述べたが、この構成にこの発明の適用範
囲が限られるものでないことは言うまでもない。

［発明の効果］この発明は、−画素内において横方向電界に起因するチ
ルトリバースが発生しやすい領域内にＴＰＴを形成し、
ＴＰＴのゲート電極の存在による横方向電界効果によっ
てチルトリバースの発生を抑制することができる。この
結果、コントラスト比が高く、視角特性がよく、且つ残
像の少ないアクティブマトリクス型液晶表示素子が得ら
れる。

【図面の簡単な説明】

第１図はこの発明の一実施例におけるアレイ基板上の部
分平面図、第２図は第１図に示した実施例において第１
図のＡ−Ａ−断面を矢印方向からみたときに相当する断
面図、第３図と第４図は従来のアクティブマトリクス型
液晶表示素子のアレイ基板上における一画素の平面構成
とラビング方向の関係の一例を示す平面図である。１０・・・ＴＰＴ１１・・・走査線１３・・・信号線１５・・・表示画素電極１８・・ラビング方向１９・・・前半領域２０．２５・・・絶縁性基板２４・・・アレイ基板２６・・・共通電極２８・・・対向基板３１・・・液晶

Claims

【特許請求の範囲】絶縁性基板の一主面上に行方向に複数本の走査線及び列
方向に複数本の信号線が配列形成され、前記走査線及び
信号線の交差位置に薄膜トランジスタ及びこれに接続さ
れる表示画素電極からなる一画素が形成され、且つ前記
一主面にラビングによる配向処理が施されたアレイ基板
と、絶縁性基板の一主面上に共通電極が形成され、且つ
前記一主面にラビングによる配向処理が施された対向基
板と、前記アレイ基板と前記対向基板を互いの前記一主
面側が対向するように組み合わせて得られる間隙に挾持
してなる液晶とを備えたアクティブマトリクス型液晶表
示素子において、前記アレイ基板におけるラビング方向は前記走査線及び
信号線とは非平行であり、且つ前記薄膜トランジスタ全
体の形成位置が前記一画素にラビングが施される際の前
半領域内にあることを特徴とするアクティブマトリクス
型液晶表示素子。