JPH02214149A

JPH02214149A - 半導体記憶装置

Info

Publication number: JPH02214149A
Application number: JP1033573A
Authority: JP
Inventors: Goro Kitsukawa; 橘川　五郎; Noriyuki Honma; 本間　紀之; Kiyoo Ito; 清男伊藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-02-15
Filing date: 1989-02-15
Publication date: 1990-08-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】【産業上の利用分野】

本発明は半導体記憶装置に関わり、特にスタティックメ
モリの情報保持特性の安定化のための回路に関する。

【従来の技術１第２図はアイニスニスシーシー　ダイジェスト・オブ・
テクニカル・ペーパーズ（ＩＳＳＣＣＤｉｇｅｓｔ　　
ｏｆ　　Ｔｅｃｈｎｉｃａｌ　　Ｐａｐｅｒｓ）、ｐｐ
、２３６〜２３７．Ｆｅｂ、１９８０に記載された従来
のＣＭＯＳスタティックメモリのメモリセルまわりの回
路である。この図で破線で囲んで示したＣ、８、Ｃ１１、Ｃｎ１、
Ｃ０がメモリセルであり、同様に破線で囲んで示したＣ
Ａはｎ行Ｘｍ列のメモリセルよりなるメモリセルアレー
である。各メモリセルは４個のｎＭ○ＳトランジスタＭ
工０、Ｍ工２、Ｍ工□、Ｍ工、と２個の高抵抗ＲＨいＲ
Ｈ２よりなる。情報保持用ＭＯＳトランジスタ　Ｍ工１
、Ｍ１□は互いのゲート、ドレインを交差接続し高抵抗
ＲＨ工、Ｒ＋□に接続する。選択用ＭＯＳトランジスタ　Ｍ工３、Ｍ工、はメモリセ
ルとデータ線Ｄ１、Ｄ工とのあいだで信号の授受を行う
ためにある。ＷＤ工〜ＷＤｎは行デコーダ・ワードドライバであり、
Ｗ工〜Ｗｎがワード線である。Ｍ工５、Ｍｉ、は各デー
タ線対の負荷抵抗であり、Ｍ１□、Ｍ　ｉＢは列選択用
ＭＯＳトランジスタである。ＹＳＬ−ＹＳ。は列選択信号線であり、ＣＤ、ＣＤは共通データ線であ
る。ワード線Ｗ工が選択状態（Ｗ工：Ｈｉｇｈ）、Ｗ〜Ｗ、
が非選択状態（Ｗ２〜Ｗｎ：Ｌｏｗ）とする。この時ワード線Ｗ１に接続されるメモリセルＣ□、〜Ｃ
よ、が選択され、各メモリセルの情報に応じて各データ
線の一方からメモリセルに向かって続出し電流が流れ、
各データ線対には続出し信号電圧を生じる。ＹＳ工が選
択状態の時、Ｄよ、Ｄ工の読出し信号電圧が共通データ
線対ＣＤ、ＣＤに伝わり、後段回路を動作させる。書込
み時は、書込みたい情報を共通データ線対ＣＤ、ＣＤか
ら選択データ線対Ｄ工、Ｄ□に送り選択メモリセルの電
位を強制的に反転させる。各メモリセルの端子ＨＰ、Ｌ
Ｐは保持電流供給端子である。通常ＨＰには正側電ｇ電
圧Ｖｃｃを、ＬＰには負側電源電圧Ｖｓｓ（ＧＮＤ）を
印加する。ＲＨ□、Ｒｕ□は数百ギガΩ程度の高抵抗なので情報保
持時には微小電流しか流れない。メモリセル非選択時の
Ｍ工１、Ｍｌ、のドレイン電位のうち高電位Ｖｃ工、低
電位ｖｃｏは各々Ｖｃｃ、Ｖｓｓとなる。メモリセル選
択時にはＶ自はＶｃｃのままであるが、Ｖｃｏはデータ
線から読出し電流が流れ込むのでＶｓｓより上昇する。ここで着目すべき点はこの回路構成では端子Ｉ（Ｐには
メモリセル選択時、非選択時ともに微小電流しか流れな
いことである。（発明が解決しようとする課題）上記従来回路では、非選択時のメモリセルの保持電圧Ｖ
ｓ＝Ｖｃ１．　　Ｖｃａは電源電圧Ｖｃｃとなる。通常、メモリセルアレーと周辺回路には電ｇ電圧Ｖｃｃ
として５ｖ程度を印加して動作させるが、停電時、ある
いはこのメモリを用いた装置を携帯時に、このメモリの
記憶情報を電池でバックアップする場合が生じるので、
メモリセルアレーには電池から必要な電圧を印加し記憶
情報を保持する。この場合附ソフトエラー特性など記憶情報の安定性を維
持するには電池を多数直列接続してメモリセルの保持電
圧を上げるか、あるいはメモリセルの内部ノードに静電
容量を付加しメモリセル内部ノードの蓄積電荷を増加す
る必要がある。前者の場合、電池の数が増加しユーザの
負担が増える。また後者の場合はプロセスの工程が増したりセル面積が
増加し製造コストが増加する。第３図は別のスタティックメモリの従来例である。これ
は応用物理学会主催の１９８４年国際固体素子・材料コ
ンファレンスのダイジェスト・オブ・テクニカル・ペー
パーズ　ｐｐ、２３３〜２３６に記載されたＢ１ＣＭＯ
Ｓメモリセルとバイポーラのワードドライバを組合せた
スタティックメモリの回路例である。この図では１ワードドライバと１行のメモリセルのみを
示し、その他の回路は省略した。またＥＣＬインタフェ
ースを想定した電源電圧構成（ＧＮ　Ｄ　＋　Ｖ　ＥＥ
　）とした。ワードドライバはバイポーラのカレントス
イッチとグーリン１−ンエミツタフオロワを用いている
ので高速にワード線を駆動できる。メモリセルはＣＭＯ
３のフリップフロップで情報を保持し、バイポーラのエ
ミッタフォロワでデータ線り工、Ｄ□を高速に駆動でき
る。したがって、この方式では第２図の従来例に比べ集
積度は劣るが読出し速度がより高速になる。しかしこのワードドライバを用いるとワード線信号の選
択時の高電位は一２ＶＢＥであり、非選択時の低電位は
さらにこれより１ｖ程度低い。したがってメモリセルの
非選択時の保持電圧はＶＥＥ＝−１）程度に低下し、先
に述べた耐ソフトエラー特性などの記憶安定性が通常動
作時においてさえ劣化する。第４図はスタティックメモリの保持電圧ＶＭとソフトエ
ラー特性の関係の例である。ＶＨの１ｖの変化に対しソ
フトエラー率は約２桁変化する。したがって記憶安定性を高めるためにはＶＭを高めるこ
とが必要である。本発明の目的は、外部電源電圧あるいは温度などの動作
条件に依存しにくく、安定に情報を記憶するスタティッ
クメモリを提供することにある。【課題を解決するための手段】上記の目的は、スタティックメモリと同一半導体チップ
上に高電圧発生回路を設け、電源電圧より高い出力電圧
を発生させ、この出力電圧を上記メモリセルアレーの保
持電流供給端子（ＨＰ、ＬＰ）の一方または両方に印加
することにより達成できる。高電圧発生回路は後述する
ようなコンデンサ、ダイオードを組合せた回路にパルス
信号を印加するいわゆるチャージポンプ形の昇圧回路を
用いればよい、この出力電圧は、さらに温度および外部
電源電圧による変動を補償する手段を設けることにより
安定化することもできる。

【作用１本構成によれば、上記高電圧は外部電源電圧に律則され
ることがなく、高電圧発生回路の構成により任意の電圧
を発生できるので、スタティックメモリの記憶安定性あ
るいは動作速度の観点がら最適の電圧に選ぶことができ
る。（実施例］以下本発明を実施例を用いて詳しく説明する。第１図は本発明のチップ構成を示す第１の実施例である
。ここでＣＡはメモリセルアレーでＰＣは入カバソファ
、デコーダ、センス回路、出力バッファ等の周辺回路、
ＨＶＧは高電圧発生回路を示す。外部電源電圧Ｖ　ｃｃ
、　Ｖ　ｓｓは例えば各々５ｖ、ＯｖでありＰＣ，ＨＶ
Ｇ回路はこの電圧で動作させる。本発明ではＨＶＧにより外部電源電圧Ｖｃｃより高いか
、Ｖｓｓより低い電圧を発生する。第１図でのＨＶＧの
出力電圧Ｖ　ｓｒＨはＶｃｃより高い電圧であり、これ
をＣＡの一方の保持電流供給端子ＨＰに印加する。ＣＡ
の他方の保持電流供給端子ＬＰにはＶｓｓを印加する。ここで保持電流供給端子ＨＰ、ＬＰの位置は第２図、第
３図に示したものと同じであり、さらにあとで第６図の
メモリセル回路にもＨＰ、ＬＰ端子を示す。高電圧発生回路ＨＶＣｉの負荷電流供給能力はそれほど
大きくないので（１ｍＡ程度）、本構成ではワード線が
選択されてもＨＰに流れ込む電流が増加しないＣＡの回
路構成が望ましい。この意味では第２図の構成が好適で
ある。なぜなら第２図で１ビツトのメモリセルの保持電
流はｐＡ程度であるのでメガビット級のスタティックメ
モリを構成しても総保持電流はμＡ程度だからである。第２図の端子ＨＰにＶｃｃではなくこれより高いＶＳＴ
Ｈを印珈する。こうして外部電源電圧Ｖｃｃ、Ｖｓｓは
従来のままでも、メモリセルの保持電圧ＶＭ（フリップ
フロップのゲート間電圧）が増加し、スタティックメモ
リの記憶安定性を向上できる。またこのＶＳＴ）ｌをワ
ードドライバにも供給し高いワード線電圧でメモリセル
を即動し読出し、書き込み速度を速めることも可能であ
る。第５図は本発明の別のチップ構成を示す第２の実施例で
ある。第１図と異なり、本構成ではＨＶＧ回路でＶｓｓ
より低い電圧ＶＳＴＬを発生し、これをＣＡの一方の保
持電流供給端子ＬＰに印加する。他方の保持電流供給端子ＨＰにはＶｃｃを印加する。低電圧発生回路ＨＶＧの負荷電流供給能力はそれほど大
きくないので（１ｍＡ程度）、本構成ではワード線が選
択されてもＬＰから流れ出す電流が増加しないＣＡの回
路構成が望ましい。この意味では第３図の構成が好適で
ある。第３図の端子ＬＰにＶｓｓではなくこれより低い
ｖｓｒムを印加する。こうして外部電源電圧Ｖ　ｃｃ、　Ｖ　ｓｓは従来のま
までも、メモリセルの保持電圧ＶＭが増加し、スタティ
ックメモリの記憶安定性を向上できる。さらに端子ＬＰにＶＳＴＬを印加すると読出し速度の高
速化にも有効である。すなわち第３図のメモリセルを構
成する９ＭＯｓトランジスタのソース・ゲート間電圧が
増すのでワード線を立ちあげたときのベース電流が増し
エミッタフォロワの高速化につながる。また入出力端子
のアンダシュート特性を改善するためチ）プ基板に負の
基板電圧を印加する場合には、ＶＳＴＬを基板電圧と共
用することも可能である。第６図（ａ）〜（ｅ）はさまざまなメモリセルに本発明
を適用した実施例である。また第７図にはこれらのメモ
リセルを駆動するためのワードドライバの例としてＣＭ
Ｏ３，Ｂ　ｉＣＭＯＳドライバを示した。ワードドライ
バには第３図のようなバイポーラ回路を用いてもよい。第６図（ａ）は第２図の従来回路に用いた高抵抗負荷形
メモリセルであり、本発明では端子ＨＰにはＶ　ＳＴＨ
を、端子ＬＰにはＶｓｓを印加する。ワード線Ｗにはワ
ードドライバからのパルス電圧を印加する。同図（ｂ）は６ＭＯ８形メモリセルであり、同図（ａ）
と同様な電圧を印加する。（ｂ）の保持電流は（ａ）よ
りさらに少ないため高電圧発生回路の電流供給能力はさ
らに小さくてもよい。同図（ｃ）は高抵抗、ｐＭＯｓトランジスタ、バイポー
ラトランジスタからなるＢ１ＣＭＯＳメモリセルであり
端子ＬＰにＶｓｓより低い電圧ＶｓｔＬを印加する。ワ
ード線Ｗが端子ＨＰを兼ねる。保持電流はワード線からメモリセルを通り端子ＬＰに流
れる。ワード線の非選択時にはワード線電位は低い。例えば第７図（ａ）、（ｂ）のようなワードドライバを
用いた時ワード線の低電位はほぼ負側電源電圧Ｖｓｓと
なるので端子Ｌ　Ｉ−’にＶｓｓより低い電圧を印加す
る必要がある。また、たとえ第３図のようなバイポーラ
ワードドライバを用いたとしても、ワード線の低電位は
Ｖｃｃより低いので、Ｖｓｓとの電位差が小さくなる。そこで端子ＬＰにＶｓｓより低い電圧Ｖ　ＳＴＬを印加
し、メモリセルの保持電圧を増加させることが出来る。なお第６図（ｃ）のメモリセルでは、ワード線の選択時
および非選択時とも、端子ＬＰに流れる電流は小さいの
で、Ｖ　ＳＴＬを発生するための高電圧発生回路の電流
供給能力は小さくて済む（この点は後述する第６図（ｄ
）、（ｅ）の実施例でも同様）。ＶＳＴＬを外部印加電圧Ｖｓｓより低くすれば先に述べ
たようにメモリセルの保持電圧ＶＭを高めることによる
記憶情報の安定化と、メモリセル内ｐＭＯＳトランジス
タのソース・ゲート間電圧増加による読出し高速化に寄
与できる。第６図（ｄ）は第３図の従来例で用いたＢ１ＣＭＯＳメ
モリセルであり第６図（ｃ）と同様に端子ＬＰに高電圧
発生回路からの低電圧ＶＳＴＬを印加する。第６図（ｅ）はダイオード結合形ＣＭＯＳメモリセルで
ありやはり端子ＬＰに高電圧発生回路の出力電圧ＶＳＴ
Ｌを印加する。ＶＳＴＬを外部印加電圧Ｖｓｓより低く
すれば先に述べたようにメモリセルの保持電圧を高める
ことによる記憶情報の安定化と、ｐＭｏＳトランジスタ
のソース・ゲート間電圧増加による読出し高速化に寄与
できる。以上の第６図（ｃ）〜（ｅ）に示した実施例は、いずれ
もワード線が保持電流供給端子ＨＰを兼ねるメモリセル
回路形式であるので、ワード線の電位により保持電圧が
変化する。特にワード線非選択時にはワード線電位が低
下するので保持電圧が低下する。こうした時本発明の効
果は大きい。第８図（ａ）〜（ｃ）は第６図の一連のメモリセルに供
給する電位関係を示すものである。第８図（ａ）はメモリセルの端子ＨＰにＶｃｃより高い
電圧Ｖ　ＳＴＨを、端子ＬＰにはＶｓｓを印加する場合
である。同図（ｂ）はメモリセルの端子ＨＰにはＶｃｃ
を、端子ＬＰにはＶＳＳより低い電圧ＶＳＴＬを印加す
る場合である。同図（ｃ）は端子ＨＰ、ＬＰともに高電
圧Ｖ　５ＴＨ１低電圧Ｖ　ＳＴＬを印加する場合である
。この第８図（ｃ）の電位関係も第６図（ａ）、（ｂ）
のメモリセルに用いることができる。但しワード線選択
時に、端子ＬＰから比較的大きな電流が流れ出すのでＶ
　ＳＴＬが変動する可能性があるのでＶＳＴＬ発生回路
の電流供給能力を増加させる必要がある。次に高電圧ＶＳＴ）１発生回路、低電圧Ｖ　ＳＴＬ発生
回路の具体的な構成例について述べる。第９図が高電圧ｖ！ＴＨ発生回路である。この回路はよ
く知られたチャージポンプ形の昇圧回路である。ｏＳＣ
はリングオシレータ等で作る。ΦｏｓＣはその出力パル
スである。Φｏｓｃの振幅はＶｃｃまたはそれ以下であ
る。破線内の回路ブロックかに工（ｋ、＝Ｏ，１，２・・・
・・・）段あり、ΦＯ８Ｃの振幅がＶｃｃであり、ＭＯ
Ｓダイオードのスレッショルド電圧をＶｔｈとすると、
出力電圧ＶＳＴ）Ｉは理想的には（ｋｉ　＋　２　）　Ｘ　（Ｖｃｃ−Ｖｔｈ）となる、
たとえばＶｃｃ＝５Ｖ、Ｖｔｈ＝０．６Ｖ、ｋ１＝１と
するとＶＳＴＨ：１３．２Ｖが得られる。またＶｃｃ＝１．５Ｖ、Ｖｔｈ＝０．６Ｖ、に□＝３と
するとＶＳＴＨ＝　４　、５　Ｖが得られる。実際には
昇圧回路の効率が１００％ではないのでＶＳＴＨは低く
なる。しかしこのようにして回路ブロックの段数に１を
適当に選べばＶｃｃより高い任意の電圧値を得ることが
できる。第１０図が低電圧Ｖｓｒム発生回路である。この回路も
チャージポンプ形の昇圧回路である。破線内の回路ブロックかに２段（ｋ、＝Ｏ１１，２・・
・・・・）とすると、この回路の出力電圧ＶＳＴＬは。（ｋｚ＋　ｌ）　Ｘ　（Ｖｔｈ−Ｖｃｃ）　＋Ｖｔｈと
なる。たとえばＶｃｃ＝５Ｖ、Ｖｉｈ＝０．６Ｖ、ｋ２
＝０とするとＶＳＴ！、ニー３．８Ｖが得られる。またＶｃｃ＝１．５Ｖ、Ｖｔｈ＝０．６Ｖ、に、＝３と
するとＶｓｒ＋、＝−３，ＯＶが得られる。実際には昇
圧回路の効率が１００％ではないのでＶＳＴＬは高くな
る。しかし回路ブロックの段数に２を適当に選べばＶｓ
ｓより低い任意の電圧値を得ることができる。以上に述べた第９図、第１０図は高電圧Ｖ　ｓｒＨ発生
回路、低電圧ＶｓＴＬ発生回路のほんの１例でありこの
他にさまざまのチャージポンプ回路がある。また特願昭
６０−１６１４６７に記載されるように、メモリの待機
時と動作時で負荷電流旺動能力を変化させ、待機時には
低電力で高電圧ＶｓｔＨあるいはｖｓｔｔ、を発生し、
動作時には駆動能力をあげることにより高電圧ＶＳＴ）
１．あるいは低電圧ＶＳＴＬが負荷電流の変化によって
は変動しないようにすることもできる。以上に述べた高電圧Ｖ　ｓｒｏ発生回路、低電圧ＶｓＴ
し発生回路ではメモリの外部印加電圧Ｖｃｃが変化する
とこれに応じてＶ　ＳＴＨ，Ｖ　ＳＴＬは変化してしま
う。Ｖｃｃが高くなりあまりにも高い電圧がメモリセル
にかかるとメモリセルの構成素子の耐圧を超え素子を破
壊したり、素子の信頼性を損なうことがある。これを防
ぐための一つの方法は高電圧発生回路の出力にクランプ
回路を付加することである。第１１図はクランプ回路の
構成例である。同図（ａ）はｍ１個のＭＯＳダイオードでｖｓＴＨをク
ランプするものでＶＳＴＨはｍ、ＸＶｔｈより高くなら
ない。ダイオードにはバイポーラダイオードをもちいて
もよい。同図（ｂ）はバイポーラトランジスタと抵抗でクランプ
回路を構成したものでＶＳＴＨは（１＋Ｒ。／　Ｒ１）　Ｘ　ＶＩＥより高くならない。同図（ｃ）はツェナーダイオードを用いたクランプ回路
でツェナーダイオードのオン電圧ＶｚとするとＶＳＴ）
ｌはＶｚより高くならない。これらの回路を用いればＶＳＴＨが一定値以上にならな
いようにすることができるが、高電圧発生回路は動作し
続けるのでその消費電流がむだになる。そこでＶＳＴＨ
が一定値を超えると高電圧発生回路のチャージポンピン
グ動作を停止させる方法が考えられる。第１２図はこのためのＯ８Ｃ発生回路の構成例であり、
この出力Φｏｓｃを第９図あるいは第１０図のように高
電圧発生回路に供給する。第１２図でＶｒｅｔは基準電
圧である。ＶＳＴＨがＶ　ｒｅｔ　十Ｖ　ｔｈ＋２ＶＢ
Ｅより高くなるとリングオシレータの発振ループを断ち
切り、リングオシレータとチャージポンピング回路の電
流消費をおさえる。ＶＳＴＨがＶｒｅｎ＋Ｖｔｈ＋２Ｖ
ＢＥより低くなると再びＩＪ　ングオシレータが発振し
チャージポンピング回路を動作させＶＳＴＨを昇圧する
。したがってＶＳＴＨはＶｒａｘ　＋　Ｖ　ｔｈ　＋　
２　Ｖ　ａａ（７）電位に落ち着＜（Ｖａｐはバイポー
ラダイオードのペースエミッタ間電圧、ＶｔｈはｐＭＯ
ｓのスレッショルド電圧）、なお検出回路の構成、ある
いはＶｒｅｉの電位変更により任意のＶ　ＳＴＨの電位
を発生することができることは明らかである。次に本発明を電池バックアップ動作のスタティックメモ
リに適用し、電池からの供給電圧より高い電圧をメモリ
セルに印加する例を示す。電池の電圧は通常１．２〜１
．５ｖと低いので従来はこれを複数個直列に接続して使
用していたが本発明により１個の電池で情報保持させる
ことができる。第１３図がその実施例である。本実施例では通常動作時
、電池バックアップ動作時ともに高電圧発生回路ＨＶＧ
の出力電圧ＶＳＴＨをメモリセルに印加する。ここでＶ
ｃｐは通常動作時の外部電源電圧、ｖＣＢは補助用電源
電圧であり、Ｖｃｃがチップ印加の正側ｆＩｌ源電圧電
圧る。Ｄｌ、Ｄ２は両電源切り換え用ダイオードである
。通常動作時はではＶｃｐ＞ＶｃＢなのでＤ２がオン、
Ｄ２がオフとなり周辺回路ＰＣと高電圧発生回路ＨＶＧ
がｖｃｐ基準で動作する。Ｖｃｐが印加されなかったり
、あるいはＶｃｐが低下したときＶｃｐ＜Ｖｃａとなる
のでＤｌがオフ、Ｄ２がオンとなり周辺回路ＰＣはもは
や動作せず、高電圧発生回路ＨＶＧはＶｃａ基準で動作
しＶＳＴＨ電位を発生する。第１１図、第１２図で述べ
た手段を用いればＶｃｐ、　Ｖｃｓの如何にかかかわら
ずＶｓＴｏｆ！！位は一定にできる。第１４図は電池バックアップ動作のスタティックメモリ
に適用した別の実施例である。第１３図と異なる点は、
本実施例では電池バックアップ時のみ高電圧発生回路Ｈ
Ｖ　Ｇを動作させ、通常動作時はＨＶＧを動作させずＶ
ｃｃを端子ＨＰに印加することである。このためにＨＶ
Ｇ回路はＶｃｃが高い時には動作しないようにしておく
か、あるいはその発生電圧Ｖ　ｓ　ｔ　Ｈが通常動作時
のＶｃｃより低くしておく。こうして通常動作時はメモ
リセルの端子ＨＰにはＶｃｃ基準の電圧を印加するとと
もに、ＨＶＧの動作を停止させ、無４駄な消費電力の発
生を防ぐものである。この時のメモリセルへの印加電圧例を第１５図に示した
。同図（ａ）は通常動作時、（ｂ）は電池バックアップ
時である。通常動作時はメモリセルの端子ＨＰにＶｃｃからダイオ
ードＤ、による電位降下した電位Ｖｃｃ−ＶＢＥをその
まま印加し、電池バックアップ時は補助用電源電圧ＶＣ
ＢからＨＶＧ回路によりＶ　ＳＴＨを作り端子ＨＰにＶ
ＳＴＨ−ＶＢＥを印加する。こうしてたとえＶｃａが低
くてもこれより高いＶＳＴ）ｌを作り、メモリセルの安
定動作に必要な保持電圧Ｖにを確保することができる。以上の実施例では本発明をスタティックメモリに適用し
た場合を示してきた。しかし場合によってはチップ内に
スタティックメモリ以外の、メモリ（ＤＲＡＭ、ＲＯＭ
等）、論理回路、マイクロコンピュータ等を有する場合
がある。こうした場合にも、スタティックメモリの部分
には本発明をそのまま適用することができる。また実施例ではＴＴＬインタフェースを想定して説明し
たが、ＥＣＬインタフェースにも容易に応用することが
できる。この場合は、実施例中のＶｃｃをＧＮＤに、Ｖ
ｓｓをＶＥＥ　（岬−５，２Ｖあるいは−４，５Ｖ）に
置き換えればよい。【発明の効果】本発明によればチップ内に設けた高電圧発生回路により
外部の電源電圧より高い電圧をつくり、これをメモリセ
ルに印加するので、外部電源電圧は従来と同じにしたま
までメモリセルの記憶情報の安定化に寄与できる。こう
した構成は特に外部電源電圧の低い電池バックアップ動
作時に効果が大きい。また将来、外部電源電圧が低下し
、Ｖｃｃが１〜２ｖになっても本発明によりメモリセル
の情報保持電圧はそれに限定されず記憶安定性あるいは
動作速度の観点から自由に設定できる。したがって蓄積
容量を増すためのメモリセル面積の増加や、高濃度Ｎを
作るためのプロセス工程追加が不要なので製造コスト上
有利である。

【図面の簡単な説明】

第１図は本発明の一実施例のチップ構成を示す模式的平
面図、第２図、耐３図は従来例の回路図、第４図はスタ
ティックメモリのソフトエラー特性の一例を示す特性図
、第５図は本発明の別の実施例のチップ構成を示す模式
的平面図、第６図は種々のメモリセルへの本発明の適用
実施例を示す回路図、第７図は既知のワードドライバの
一例を示す回路図、第８図は本発明の実施例によるメモ
リセルへの印加電圧を示す電位図、第９図、第１０図は
高電圧発生回路の実施例を示す回路図、第１１図は電圧
クランプ回路の構成例を示す回路図、第１２図は電圧検
出回路付き発振回路の構成例を示す回路図、第１３図、
第１４図は本発明の他の実施例のチップ構成を示す模式
的平面図、第１５図は第１４図の実施例のメモリセルへ
の印加電圧を示す電位図である。符号の説明ＣＡ・・・メモリセルアレー、ＰＣ・・・周辺回路、Ｈ
ＶＧ・・・高電圧発生回路、ＶＳＴＨ・・・高電圧、Ｖ
ＳＴＬ・・・低電圧、Ｖｃｌ・・・メモリセル内高位側
ゲート電圧Ｖｃ。・・・メモリセル内低位側ゲート電圧ＶＭ・・・メモリ
セル保持電圧、Ｖに＝ｖｃニーＶ　Ｃｏ　Ｖ　ＣＣ・・
・チップ印加正側電源電圧、Ｖｓｓ・・・チップ印加負
側電源電圧、Ｖｃｐ・・・動作時用電源電圧、Ｖｃａ・
・・補助用電源電圧、ＨＰ・・・メモリセル正側保持電
流供給端子、ＬＰ・・・メモリセル負側保持電流供給端
子、Ｗ・・・ワード線。ＤＤ・・・データ線Ｖ、ブ　　（ＶンＶ、ｇ７語あ図（又）（ｂ）（り第１／図ＣＬ）（ζ）第図

Claims

【特許請求の範囲】１、メモリセルの情報保持電流供給端子の少なくとも１
部に、チップに供給した正側電源電圧より高い電圧、も
しくは負側電源電圧より低い電圧を、チップ内に設けた
高電圧発生回路を用いて印加することを特徴とする半導
体記憶装置。２、該高電圧または該低電圧がチップに供給した電源電
圧にほぼ依存しない電圧であることを特徴とする特許請
求範囲第１項記載の半導体記憶装置。３、同一チップ内に、チップに印加した正側電源電圧よ
り高い電圧、もしくは負側電源電圧より低い電圧を発生
するための高電圧発生回路を有するスタティックメモリ
。４、電池バックアップ時はチップに印加した正側電源電
圧より高い電圧、もしくは負側電源電圧より低い電圧を
、メモリセルの情報保持電流供給端子の少なくとも１部
に印加したスタティックメモリ。５、メモリセルへの印加電圧の少なくとも１部に、周辺
回路へ印加する正側電源電圧より高い電圧、もしくは負
側電源電圧より低い電圧を用いることを特徴とするスタ
ティックメモリ。