JPH022124A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH022124A JPH022124A JP14721688A JP14721688A JPH022124A JP H022124 A JPH022124 A JP H022124A JP 14721688 A JP14721688 A JP 14721688A JP 14721688 A JP14721688 A JP 14721688A JP H022124 A JPH022124 A JP H022124A
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Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に金属配線工
程を含む半導体装置の製造方法に関する。
程を含む半導体装置の製造方法に関する。
近時、超微細パターン形成を必要とするバイポーラメモ
リ、あるいはＭＯＳメモリ等で電子線による直接描画法
が検討されている。また、ゲーＩ・アレイ等カスタムＬ
ＳＩのアルミニウム配線工程に置いてもターンアラウン
ドタイム短縮のため、電子線による直接描画法が検討さ
れている。
リ、あるいはＭＯＳメモリ等で電子線による直接描画法
が検討されている。また、ゲーＩ・アレイ等カスタムＬ
ＳＩのアルミニウム配線工程に置いてもターンアラウン
ドタイム短縮のため、電子線による直接描画法が検討さ
れている。
しかし、アルミニウム配線工程で電子線描画報を行なう
と、電子線が照射された部分でトランジスタの閾値電圧
が変化し、これはｌ−１２アニールによっても完全に回
復せず、電子線照射されない部分と異なる閾値電圧を示
す。
と、電子線が照射された部分でトランジスタの閾値電圧
が変化し、これはｌ−１２アニールによっても完全に回
復せず、電子線照射されない部分と異なる閾値電圧を示
す。
従来、この変動した閾値電圧は電子線照射によって閾値
の変化するトランジスタに対し、チャンネルドープ量の
調整により補正を置なっている。
の変化するトランジスタに対し、チャンネルドープ量の
調整により補正を置なっている。
この様な従来の半導体装置の製造方法に於いては、チャ
ンネルドープ量の補正は、レジスＩ・あるいはアルミニ
ウム等の金属膜あるいは酸化膜等をマスクとしてイオン
注入法によって行なうため、半導体装置の製造工程が長
くかつ複雑になり、ターンアラウンドタイムが長くなっ
てしまうという欠点がある。また、アルミニウム配線の
幅、配線間の距離等によって電子線照射による影響を受
する範囲が異なり、チャンネルドープ量の補正は容易で
はないという欠点がある。
ンネルドープ量の補正は、レジスＩ・あるいはアルミニ
ウム等の金属膜あるいは酸化膜等をマスクとしてイオン
注入法によって行なうため、半導体装置の製造工程が長
くかつ複雑になり、ターンアラウンドタイムが長くなっ
てしまうという欠点がある。また、アルミニウム配線の
幅、配線間の距離等によって電子線照射による影響を受
する範囲が異なり、チャンネルドープ量の補正は容易で
はないという欠点がある。
本発明の半導体装置の製造方法は、半導体基板に半導体
素子を形成する工程と、面層半導体素子を含む半導体基
板全面に金属膜を被着する工程と、面層金属膜上にレジ
スト層を被着し電子線直接描画法を用いてレジストパタ
ーンを形成する工程と、前記レジストパターンをマスク
にして前記金属膜をエツチングして金属配線を形成する
工程とを含む半導体装置の製造方法において、前記金属
膜被着した陵に前記半導体基板全面にイオン照射を行う
工程を設けることによって構成される。
素子を形成する工程と、面層半導体素子を含む半導体基
板全面に金属膜を被着する工程と、面層金属膜上にレジ
スト層を被着し電子線直接描画法を用いてレジストパタ
ーンを形成する工程と、前記レジストパターンをマスク
にして前記金属膜をエツチングして金属配線を形成する
工程とを含む半導体装置の製造方法において、前記金属
膜被着した陵に前記半導体基板全面にイオン照射を行う
工程を設けることによって構成される。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｃ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、半導体基板１にフィ
ールド酸化膜２、ゲート絶縁膜３、多結晶シリコンのゲ
ート電極４を通常の方法で形成する。ゲーＩ・電極４を
マスクにしてイオン注入を行い、ソース領域５、ドレイ
ン領域６を形成する。
ールド酸化膜２、ゲート絶縁膜３、多結晶シリコンのゲ
ート電極４を通常の方法で形成する。ゲーＩ・電極４を
マスクにしてイオン注入を行い、ソース領域５、ドレイ
ン領域６を形成する。
しかる後、熱酸化してゲート電極４の表面に酸化膜７を
形成する。コンタクト穴をあけた後、金属膜８を被着し
、この上にレジスト層９を被着する。次に、電子ビーム
５を走査照射して所望のパターンを描画する。
形成する。コンタクト穴をあけた後、金属膜８を被着し
、この上にレジスト層９を被着する。次に、電子ビーム
５を走査照射して所望のパターンを描画する。
次に、第１図（ｂ）に示すように、現像処理を行い、所
望のレジストパターン９ａを形成する。
望のレジストパターン９ａを形成する。
通常の工程では、この後レジストパターン９ａをマスク
として金属膜８をエツチングするが、発明においては直
ちにエツチング工程に入らない。
として金属膜８をエツチングするが、発明においては直
ちにエツチング工程に入らない。
次に、第１図（Ｃ）に示すように、イオン１１を半導体
基板表面全面に照射する。イオンを半導体装置に照射す
ると電子線描画した場合と同様に、ｌ・ランジスタのチ
ャンネル頭載の閾値電圧が変動する。これはＩ（２アニ
ールによっても完全に回復しない ただし電子線の照射
量によらず、１−１２アニール後の閾値電圧の変動量は
一定である。この後、レジストパターン９ａをマスクと
して金属膜８をエツチングする。
基板表面全面に照射する。イオンを半導体装置に照射す
ると電子線描画した場合と同様に、ｌ・ランジスタのチ
ャンネル頭載の閾値電圧が変動する。これはＩ（２アニ
ールによっても完全に回復しない ただし電子線の照射
量によらず、１−１２アニール後の閾値電圧の変動量は
一定である。この後、レジストパターン９ａをマスクと
して金属膜８をエツチングする。
イオン注入のイオン種としては、金属膜３と同種のイオ
ンか最も適しており、例えば、金属膜３かＡ＆膜であれ
は、イオン種としてＡｆｆか最適である。金属膜３かＡ
１１− Ｃ１１であれば、イオン種として、Ａｅある
いはＣｕが適している。
ンか最も適しており、例えば、金属膜３かＡ＆膜であれ
は、イオン種としてＡｆｆか最適である。金属膜３かＡ
１１− Ｃ１１であれば、イオン種として、Ａｅある
いはＣｕが適している。
第２図は電子線描画、イオン照射及びＨ２アニールとト
ランジスタの閾値との関係を示す相関図である。
ランジスタの閾値との関係を示す相関図である。
第２図において、直線Ｃ１は電子線描画もイオン照射も
受けない場合、曲線Ｃ１，Ｃ２はそれぞれ電子線描画時
、電子線照射量が１）ｌＣ／Ｃｍ２１００ μＣ／ ｃ
ｍ ”の場合、曲線Ｃ３，Ｃ４はそれぞれ電子線描画時
、電子線照射量が１１ｔ Ｃ／ ｃｍ ２１００μＣ／
ｃｍ ２で、さらにイオン照射を行なった場合に対応
する。また、Ｈ２アニールは４５０℃にて行った。電子
線描画及びイオン照射によってシフトした閾値電圧は、
４５０ ’（：で約２０分のＨ２アニールによって一定
値ＶＣ１、ｎｓｔに収束する。
受けない場合、曲線Ｃ１，Ｃ２はそれぞれ電子線描画時
、電子線照射量が１）ｌＣ／Ｃｍ２１００ μＣ／ ｃ
ｍ ”の場合、曲線Ｃ３，Ｃ４はそれぞれ電子線描画時
、電子線照射量が１１ｔ Ｃ／ ｃｍ ２１００μＣ／
ｃｍ ２で、さらにイオン照射を行なった場合に対応
する。また、Ｈ２アニールは４５０℃にて行った。電子
線描画及びイオン照射によってシフトした閾値電圧は、
４５０ ’（：で約２０分のＨ２アニールによって一定
値ＶＣ１、ｎｓｔに収束する。
これは、ＥＢ描画時の電子線照射量、イオン照射量に依
存しない。
存しない。
故に、電子線描画によって、電子線照射の影響を受け、
閾値電圧が■ｏからシフトシたトランジスタが存在する
場合、本実施例のように、半？、仝休店板表面全面にイ
オン照射を行ない、４．５０ ℃で２０分以上のトＩ２
アニールを行なえは、電子線描画によって、ＥＢの影響
を受けたｌ・ランジスタ、受けないトランジスタとも閾
値電圧はＶ ｅｏｎｓＬとなる。
閾値電圧が■ｏからシフトシたトランジスタが存在する
場合、本実施例のように、半？、仝休店板表面全面にイ
オン照射を行ない、４．５０ ℃で２０分以上のトＩ２
アニールを行なえは、電子線描画によって、ＥＢの影響
を受けたｌ・ランジスタ、受けないトランジスタとも閾
値電圧はＶ ｅｏｎｓＬとなる。
第３１１ｉ１（ａ）、（ｂ）は本発明の第２の実施例を
説明するための工程順に示した半導体チップの断面図で
ある。
説明するための工程順に示した半導体チップの断面図で
ある。
まず、第３図（ａ）に示すように、金属膜８を形成する
所までは第１の実施例と同様に行う。金属膜８を被着し
た後、半導体基板１の表面全面にイオン１１を照射する
３゜ 次に、第３図（ｂ）に示すように、金属膜８上′にレジ
スト層９を被着し、電子線１０で描画を行ない、所望の
レジストパターンを形成する。配線完了後、第１の実施
例と同様、４５０℃て２０分以上の１１２アニールを行
なうことにより、ｌ・ランシスタの閾値電圧はＶ ｃｏ
ｎｓｔとなる。
所までは第１の実施例と同様に行う。金属膜８を被着し
た後、半導体基板１の表面全面にイオン１１を照射する
３゜ 次に、第３図（ｂ）に示すように、金属膜８上′にレジ
スト層９を被着し、電子線１０で描画を行ない、所望の
レジストパターンを形成する。配線完了後、第１の実施
例と同様、４５０℃て２０分以上の１１２アニールを行
なうことにより、ｌ・ランシスタの閾値電圧はＶ ｃｏ
ｎｓｔとなる。
イオン注入のイオン種としては、第１の実施例と同様に
金属膜と同種のイオンか適している。金属１模３がＡｔ
？−８ｉで゛あればＡｆｆあるいはＳｉが適している。
金属膜と同種のイオンか適している。金属１模３がＡｔ
？−８ｉで゛あればＡｆｆあるいはＳｉが適している。
一般に、イオン注入のイオン種としては、金属膜３と同
種のイオンが適しているが、これは同種のイオンに限定
しているものではない。別種のイオンであっても、金属
膜３の電気的性質即ち導電性を劣化させないあるいは金
属膜３のエツチング時にエツチング残渣が残ってしまう
等の悪影響を及ぼさなけれは何でも良い。
種のイオンが適しているが、これは同種のイオンに限定
しているものではない。別種のイオンであっても、金属
膜３の電気的性質即ち導電性を劣化させないあるいは金
属膜３のエツチング時にエツチング残渣が残ってしまう
等の悪影響を及ぼさなけれは何でも良い。
以上説明したように、本発明は、半導体装置全面にイオ
ンを照射することにより、半導体装置の製造方法に於い
て、部分的なトランジスタの閾値電圧の変動によるチャ
ンネルドープ量の補正のためのイオン注入工程をなくす
ことができ、工程が単純化され、かつ、ターンアラウン
ドタイムが短縮され、従って製造工程の作業性が向上し
、高品質の半導体を安価に製造できるという効果がある
。
ンを照射することにより、半導体装置の製造方法に於い
て、部分的なトランジスタの閾値電圧の変動によるチャ
ンネルドープ量の補正のためのイオン注入工程をなくす
ことができ、工程が単純化され、かつ、ターンアラウン
ドタイムが短縮され、従って製造工程の作業性が向上し
、高品質の半導体を安価に製造できるという効果がある
。
第１図（ａ）〜（ｃ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図、第２図
は１−ランジスタの閾値電圧と電子線描画、イオン照射
及びアニール時間との関係を示す相関図、第３図（ａ）
、（ｂ）は本発明の第２の実施例を説明するための工程
順に示した半導体チップの断面図である。 １・・・半導体基板、２・・・フィールド酸化膜、３・
・・ゲート絶縁膜、４・・・ゲート電極、５・・・ソー
ス領域、６・・ドレイン領域、７・・・酸化１模、８・
・・金属ｊ模、９・・・レジスト層、９ａ・・・レジス
トパターン、１０・・・電子線、１１・・・イオン。 ｊ １ １ ヒ／／ ｊ ｙノ図 （Ｖ） 活 圓 ↓ ↓ ヒ／／ 招 ■
るための工程順に示した半導体チップの断面図、第２図
は１−ランジスタの閾値電圧と電子線描画、イオン照射
及びアニール時間との関係を示す相関図、第３図（ａ）
、（ｂ）は本発明の第２の実施例を説明するための工程
順に示した半導体チップの断面図である。 １・・・半導体基板、２・・・フィールド酸化膜、３・
・・ゲート絶縁膜、４・・・ゲート電極、５・・・ソー
ス領域、６・・ドレイン領域、７・・・酸化１模、８・
・・金属ｊ模、９・・・レジスト層、９ａ・・・レジス
トパターン、１０・・・電子線、１１・・・イオン。 ｊ １ １ ヒ／／ ｊ ｙノ図 （Ｖ） 活 圓 ↓ ↓ ヒ／／ 招 ■
Claims (1)
- 半導体基板に半導体素子を形成する工程と、前記半導体
素子を含む半導体基板全面に金属膜を被着する工程と、
前記金属膜上にレジスト層を被着し電子線直接描画法を
用いてレジストパターンを形成する工程と、前記レジス
トパターンをマスクにして前記金属膜をエッチングして
金属配線を形成する工程とを含む半導体装置の製造方法
において、前記金属膜被着した後に前記半導体基板全面
にイオン照射を行う工程を設けたことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14721688A JPH022124A (ja) | 1988-06-14 | 1988-06-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14721688A JPH022124A (ja) | 1988-06-14 | 1988-06-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH022124A true JPH022124A (ja) | 1990-01-08 |
Family
ID=15425197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14721688A Pending JPH022124A (ja) | 1988-06-14 | 1988-06-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH022124A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6249632A (ja) * | 1985-08-28 | 1987-03-04 | Nec Corp | 半導体装置の製造方法 |
| JPS62204524A (ja) * | 1986-03-04 | 1987-09-09 | Nec Corp | 半導体装置の製造方法 |
-
1988
- 1988-06-14 JP JP14721688A patent/JPH022124A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6249632A (ja) * | 1985-08-28 | 1987-03-04 | Nec Corp | 半導体装置の製造方法 |
| JPS62204524A (ja) * | 1986-03-04 | 1987-09-09 | Nec Corp | 半導体装置の製造方法 |
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