JPH02208965A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置、特にＤＲＡＭ（ダイナミック　
ランダム　アクセス　メモリ）のα線ソフトエラー低減
をはかった素子構造を有する半導体装置の製造方法に関
するものである。

［従来の技術］ 半導体装置の高集積化にともなって、とくにＤＲＡＭな
どの情報電荷量は激減し、最近は例えばパッケージなど
の外囲器に極微量存在する放射性のウラン、トリウムな
どからのα線が半導体素子に入射した際に発生するわず
かの電荷によって、メモリセルのデータが破壊されるよ
うになってきており、いわゆるα線リフトエラーが問題
となっている。この問題の対策は種々の面ですでに鋭意
努力がなされていて、例えば下記の文献に開示されたも
のがその１つとして挙げられる。

アイ　デイ　イー　エム　テクニカル　ダイジェスト　
８１　、１９８１　　アイ　イー　イー　イー（ＩＥＤ
Ｍ　Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ　８１．ＩＨＩ
　ＩＥＥＥ：“ＡＢｕｒｉｅｄ　Ｎ−Ｇｒｉｄ　ｆｏｒ
　Ｐｒｏｔｅｃｔｉｏｎ　ａｇａｉｎｓｔＲａｄｌａｔ
ｉｏｎ　１ｎｄｕｃｅｄ　Ｃｈａｒｇｅ　Ｃｏ１１ｅｃ
ｔｉｏｎ　１ｎＥｌｅｃｔｒｏｎ１ｃ　Ｃ１ｒｃｕ１ｔ
ｓ　　、　Ｍ、Ｒ，Ｗｏｒｄｅｓａｎ、　Ｒ，Ｈ。

Ｄｅｎｎａｒｄ、　Ｇ、Ａ、５ａｉ−Ｈａｌａｓｚ、ｐ
ｐ、４０〜４３．）第５図は上記文献から引用した従来
のＤＲＡＭのα線リフトエラー低減をはかった素子構造
を示す模式斜視図である。なおこの図は基板の表面から
比較的深い位置に形成された後述の埋め込みｎ型グリッ
ド層の位置関係をみやすくするために、その部分が透視
図的に示されたものである。

第５図において、この素子構造はｐ型半導体基板１１上
に形成された例えばＭＯＳ型のメモリ素子１２（詳細な
素子形状の説明は省略）の下側の深さ約２．２　ｕの面
位置に前述のα線が入射することにより生じた電子−正
孔対の電子を吸い込む（トラップする）埋め込み０９７
９１１層１３を形成したものである。

この埋め込み０９７９１１層１３は電気的にフロティン
グ（浮遊）状態で形成されており、このように構成され
た埋め込み０９７９１１層１３は例えばα線などの放射
線で半導体基板１１内で誘起されたキャリヤが表面に形
成されているメモリ素子１２の図示しない蓄積部へ捕捉
されることに対して有効なシールド（遮蔽）効果を有す
るものである。

この場合、埋め込み０９７９１１層１３の形成は一般的
なプロセスのイオンエネルギよりは約１桁高エネルギの
２．５ＭｅＶのりん（Ｐ）イオン打込みによる不純物注
入によって行っている。すなわち、シリコン基板へのイ
オン打込みにより飛行程（打込み飛程）Ｒ１が約２−の
深さ方向濃度分布（ガウス分布）を形成するためには通
常のイオン打込み技術ではりん（Ｐ）の場合２．５Ｍｅ
ＶＯ高エネルギを必要とするからである。

なお、この埋め込み０９７９１１層１３によるα線ソフ
トエラ一対策を最も有効的にするには素子部の不必要な
サイド効果を生じない限りできるだけ表面に近接して埋
め込みｎ型グリッド層を設けるのが望ましい。しかし、
逆バイアスされた表面の素子からこのグリッド層へのパ
ンチスルーを避けるためには約２−の間隔を必要とする
ことが一般的である。

［発明が解決しようとする課題］ 上記のような従来の半導体装置の製造方法における埋め
込みｎ型グリッド層の形成方法では、２．５ＭｅＶとい
う高エネルギのりんイオンを用いてイオン注入を行うた
めに数ＭｅＶの加速エネルギが出力可能な大型かつ高価
な高エネルギイオン加速装置を必要とする問題があった
。また、数ＭｅＶの高エネルギイオンを完全に抑止でき
るマスクの形成は現在の技術ではそう容易ではなく、簡
単な通常プロセスでは所望する任意の深さの個所にのみ
埋め込みグリッド層を形成することは困難であるという
問題があった。

この発明は上記のような問題点を解決するために行われ
たもので、比較的低いイオンエネルギすなわち通常の半
導体プロセスで用いられている程度の数ＬＱＱｋｅｖ級
のイオン注入装置を用いて埋め込みグリッド層を形成す
る方法を提供することを目的とするものである。

［課題を解決するための手段］ この発明に係る半導体装置の製造方法は、α線リフトエ
ラー低減用の半導体基板とは反対導電型の埋め込みグリ
ッド層の形成方法において、通常の半導体プロセスで用
いられる程度のイオンエネルギのイオン打込みに対して
十分マスク作用を有する薄膜からなるマスクパターンを
半導体基板の表面に形成し、このマスクパターンをマス
クとして、チャネリングが起りやすいようにすなわち基
板結晶軸にそって半導体基板とは反対導電型の不純物イ
オンを打込むことによりはじめに所定の打込み飛程と不
純物濃度分布を有する半導体基板とは反対導電型イオン
打込み層を形成し、ついで半導体基板と同導電型不純物
のイオン打込みを行って反対導電型イオン打込み層より
打込み深さが浅くかつ不純物濃度が高い同導電型イオン
打込み層を形成したのち、熱処理により活性化を行って
反対導電型打込み層の打込み飛程近傍に位置する面領域
に反対導電型の埋め込みグリッド層を形成するものであ
る。

この場合マスクパターンを形成する膜体は具体的には半
導体基板の主成分物質の酸化膜又は多結晶半導体膜から
なる薄膜を使用するものである。

［作用］ この発明においては、チャネリング現象を利用して従来
の形成方法より約−桁低エネルギの半導体基板とは反対
導電型不純物のイオン打込みによって埋め込みグリッド
層を形成するものであるから、イオンは基板の結晶軸方
向に沿って打込まれる必要があるが、このように結晶軸
方向に打込まれたイオンは結晶格子間を結晶格子によっ
て大きな散乱を受けることなく進み、イオンエネルギと
イオン強度に規定される所定の打込み飛程Ｒ１を有する
濃度分布が得られる。この−例を第２図によって説明す
る。

第２図は上記のようなチャネリングによって打込まれた
不純物濃度と打込み飛程Ｒ１の関係を示す線図である。

図において横軸は基板表面からの深さ、縦軸は対数目盛
による不純物濃度である。

第２図にみられる実線曲線は不純物濃度分布を示し、打
込み飛程Ｒ４の深さ位置に濃度分布のピークが得られる
。

しかし、このように打込まれたままでは第２図のＡで示
した濃度の平坦部領域が残るので、このＡ部分の反対導
電型領域の濃度を下げてやる必要がある。そのため、半
導体基板と同導電型の不純物を打込み、はじめに形成し
た反対導電型イオン打込み層より打込み深さが浅＜　（
ＲＰが小さく）かつ不純物濃度の高い同導電型イオン打
込み層を形成し、その後活性化熱処理を行うことにより
Ａ部分の反対導電型領域の濃度が打消されて逆に濃度の
低い半導体基板と同導電型領域に変換される。

このような二段階のチャネリングによるイオン打込みを
行うことによって基板表面から比較的深い面位置に深さ
方向に実効的に狭い分布幅をもつ半導体基板とは反対導
電型の埋め込グリッド層が形成される。

［実施例］ 以下、この発明による半導体装置の製造方法における埋
め込みｎ型グリッド層の形成方法を例にとって添付図面
に示す実施例に基づいて詳細に説明する。

第１図（ａ）　＝　（ｂ）はこの発明による埋め込みｎ
型グリッド層の形成方法の一実施例を工程順に説明する
模式断面図である。

まず、第１図（ａ）において、１１はｐ型半導体基板で
あり、矢印Ｂはｐ型半導体基板１工の結晶軸の方向を示
し、矢印Ｃはイオン打込み方向を示すもので、ｐ型半導
体基板１１はその結晶軸の方向Ｂがイオン打込みの方向
Ｃと一致するように図示しないイオン打込み装置に設置
される。この設置前に、ｐ型半導体基板１１の表面に形
成しようとする図示しない埋め込みｎ型グリッド層のパ
ターンと同一形状の膜厚約０．５四の酸化膜パターンを
形成し、マクスパターン１２を形成する。このマスクパ
ターン１２はｐ型半導体基板１１がシリコンウェーへの
場合はシリコン酸化膜となるが、ポリシリコン膜であっ
てもよい。

ついで、マスクパータン１２を形成したｐ型半導体基板
１１を図示しないイオン打込み装置に設置し、ｎ型不純
物りん（Ｐ）をエネルギ２００ｋｅＶでチャネリングが
生じるようにＣ方向にイオン打込みを行い、結晶軸のＢ
方向に沿うように注入する。このように、チャネリング
現象を利用したイオン打込みは、通常プロセスの結晶軸
に対し約７°傾けてイオンを打込む場合に比べてイオン
打込み角度を精度良く（約０．１　’の精度）決めてや
る必要があるが、打込み飛程Ｒ１は約１０倍大きくなる
。マスクパターン１２を構成する酸化膜あるいはポリシ
リコン膜中では打込みイオンはチャネリング現象は起こ
さないので、２００ｋｅＶのりんイオンは膜厚０．５−
のマスクで十分にマスク（遮蔽）され、第１図（ｂ）に
示すようにｐ型半導体基板１１のマスクされない箇所１
３にのみ注入される。つまり、　１３はイオンの打込ま
れた領域である。このときのりん（Ｐ）の深さ方向濃度
分布を第３図の実線により示す。

ここで第３図はｎ型不純物りん（Ｐ）と次にのべる工程
で注入されるｐ型不純物ホウ素（Ｂ）の深さ方向に対す
る不純物濃度分布を示す線図である。図において、横軸
は深さ方向の距離であり、縦軸は対数目盛による不純物
濃度である。

第３図から明らかなように、上記の条件によるりんのイ
オン打込みでは、打込み飛程Ｒ１が１．８−であり、か
つ第１図の線図において説明したプロファイルと同様の
りんの濃度分布曲線Ｉが得られる。

ついでｐ型不純物のホウ素（Ｂ）をりん（Ｐ）の場合と
同様に基板結晶軸Ｂにそってイオンエネルギ２００ｋｅ
Ｖ以下でイオン打込みを行う。この結果第３図の点線で
示したようなホウ素の濃度分布曲線■が得られる。この
場合は濃度分布曲線■にみられるように、上記の打込み
条件によって打込み飛程ＲがりんのＲｐより浅く（約Ｉ
Ｊｕｉ）、かつ濃度は高くなるように注入した結果濃度
分布曲線■が得られる。

さらに、以上のようにしてｎ型不純物とｐ型不純物の２
段階注入により得られた２つの深さ方向濃度分布を有す
るｐ型半導体基板１１を曲線ＩのＲ３近傍の濃度分布が
ほぼ保持される程度の活性化熱処理を行う。熱処理条件
はＮ２雰囲気中で９００℃、３０秒である。

第４図はこの熱処理によって得られた深さ方向に対する
各キャリア濃度の分布を示す線図である。

図において横軸は深さ方向の距離、縦軸は対数目盛によ
るキャリア濃度を示すものである。第４図から明らかな
ように、各濃度曲線１．ＩＩが重畳する部分は互に反対
導電型のため打消されてキャリア濃度は小さくなり、ｐ
型キャリアの濃度は実線のような分布曲線を示し、これ
に対してｎ型キャリアの濃度は点線で示す曲線のように
なり、各キャリア濃度分布は互に分離された状態で形成
される。すなわち、点線で示したｎ型キャリア濃度分布
を有する狭い深さ方向領域が深さ２ＩＪｆｆ＋付近に約
０．４．の幅をもって形成され、この領域を図示しない
α線ソフトエラ一対策用の埋め込みｎ型グリッド層（第
５図参照）として用（罵ることが可能となる。すなわち
、以上のようなチャネリングによるイオン打込み方法に
よってｐ型半導体基板１１の表面から比較的深い面位置
（約２−）に埋め込みｎ型グリッド層が形成される。

なお、この発明の製造方法によれば、上記工程中で、り
ん（Ｐ）、ホウ素ＣＢ）のイオン打込みエネルギを変え
ることにより、それぞれの打込み飛程を適宜調整するこ
とが可能であり、このようにして埋め込みｎ型グリッド
層の深さ及び厚さを変えて形成することができる利点が
ある。

また、上記の実施例では、マクスパターンの材料として
酸化物あるいは多結晶半導体の場合について説明したが
、この材料は例えばアモルファスシリコンのような非晶
質体を用いることでも同様の効果をもつことはいうまで
もない。

以上の他に、上記実施例ではｐ型半導体基板内に埋め込
みｎ型グリッド層を形成する場合の製造方法について説
明したが、例えばｎ型半導体基板内に埋込みｎ型グリッ
ド層を形成する場合であってもよい。すなわち、ｎ型半
導体基板に打込むｐ型不純物のイオンエネルギを次に打
込むｎ型不純物のイオンエネルギより大きくすることに
より、同様の方法で埋め込みｎ型グリッド層を形成でき
る。ただし、α線リフトエラ一対策の機能としては埋め
込みｎ型グリッド層がそのポテンシャル井戸にα線によ
って発生する電子−正孔対の電子を吸い込む作用を有す
るのに対して、埋め込みｎ型グリッド層の場合はそのポ
テンシャル障壁によって電子を反撥（遮蔽）する作用す
なわちメモリの蓄積部へ上記の電子が引き寄せられるこ
とを妨げるという作用上の相違を利用して同様の効果を
得ることができるものである。

［発明の効果］ 以上のようにこの発明によれば、半導体基板内にα線ソ
フトエラ一対策用の埋め込みグリッド層を形成する方法
として、チャネリングを利用した不純物イオンの打込み
によって行うので、その効果として下記に列挙する特長
と利点が得られる。

（イ）数１００ｋｅＶという比較的低いイオンエネルギ
による不純物イオンの打込みで数ＭｅＶのイオンを用い
たときと同程度の深さの埋め込みグリッド層の形成が可
能である。

（ロ）エネルギ数１００ｋｅＶのイオンを用いるので数
Ｍｅｖのエネルギのイオンに比べてマスクしやすく、薄
い酸化膜又は、ポリシリコン膜でも十分なマスクが可能
で簡単なプロセスで希望の箇所に埋め込みグリッド層を
形成できる。

（ハ）ｎ型不純物イオン、ｐ型不純物イオンの打込みエ
ネルギを変えるだけで埋め込みグリッド層の深さおよび
厚さを希望の値とすることが可能である。

【図面の簡単な説明】

第１図（ａ）　、　（ｂ）はこの発明の埋め込み０型グ
リッド層形成方法を説明する断面図、第２図はこの発明
において用いられるチャネリングによって打込まれた不
純物濃度分布と打込み飛程の関係を示す線図、第３図は
ｎ型不純物とｐ型不純物がイオン注入された不純物濃度
分布を示す線図、第４図は第３図の状態の半導体基板を
活性化したときのキャリア濃度の分布を示す線図、第５
図は従来のＤＲＡＭのα線ソフトエラー低減をはかった
素子構造を示す斜視図である。 図において、１１はｐ型半導体基板、１２はメモリ素子
、１３は埋め込みｎ型グリッド層である。 Ｃ（イオン打込みの方向） ↑ ８（粘晶軸） 深さ（ｐｍ） この発明による熱処理後のキャリヤ濃屓分■第４図 二の発明の埋め込みｎ型ゲリット層の形成工程断面図第
１図 従来のＤＲＡＭのα線ソフトエラーイ己滅用素子堝迭第
５図

Claims (2)

【特許請求の範囲】
1. （１）半導体基板の表面に打込みイオンに対してマスク
   作用を有する膜体からなるマスクパターンを形成し、 前記マスクパターンをマスクとしてチャネリングによる
   前記半導体基板と反対導電型不純物のイオン打込みを行
   って所定の打込み飛程と不純物濃度分布とを有する反対
   導電型イオン打込み層を形成し、 さらに、前記チャネリングによる前記半導体基板と同導
   電型不純物のイオン打込みを行って前記反対導電型イオ
   ン打込み層より打込み深さが浅くかつ不純物濃度が高い
   同導電型イオン打込み層を形成したのち、 前記半導体基板を熱処理して前記反対導電型及び同導電
   型イオン打込み層の活性化を行い前記所定の打込み飛程
   近傍に位置する面領域に前記半導体基板とは反対導電型
   の埋め込みグリッド層を形成する 工程を有することを特徴とする半導体装置の製造方法。
2. （２）打込みイオンに対してマスク作用を有する膜体は
   前記半導体基板の主成分物質の酸化膜、多結晶半導体膜
   のうちから選んだいずれか一つの薄膜とする請求項１記
   載の半導体装置の製造方法。