JPH02204852A - バス制御回路 - Google Patents
バス制御回路Info
- Publication number
- JPH02204852A JPH02204852A JP2454589A JP2454589A JPH02204852A JP H02204852 A JPH02204852 A JP H02204852A JP 2454589 A JP2454589 A JP 2454589A JP 2454589 A JP2454589 A JP 2454589A JP H02204852 A JPH02204852 A JP H02204852A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- microprocessor
- circuit
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 5
- 230000001934 delay Effects 0.000 claims description 2
- 230000000593 degrading effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、マイクロプロセッサと入出力回路がバスを介
して接続されて成るコンピュータシステムに用いて好適
なバス制御回路に関する。
して接続されて成るコンピュータシステムに用いて好適
なバス制御回路に関する。
（従来の技術）
近年、半導体技術の進歩により、マイクロプロセッサ、
メモリＬＳＩ、周辺制御用ＬＳＩが非常に安価に供給さ
れる様になり、これらを適宜組合わせ、入出力デバイス
を接続するだけで比較的高性能なパーソナルコンピュー
タシステムを構築出来る様になった。ところで入出力デ
バイスが持つ性能はシステムに依存したものとなってお
り、マイクロプロセッサが持つ性能を最大限に発揮する
様に設計するのが一般的である。第３図に一般的なパー
ソナルコンピュータの構成例を示す。図に示す如く、高
速マイクロプロセッサ（μＣＰＵ）３１を核とするコン
ピュータシステムに於いて、入出力デバイス（入出力回
路、Ｉ１０回路）３２に対しマイクロプロセッサ３１か
らデータを転送する場合を想定して、たとえ高周波クロ
ックで動作するマイクロプロセッサを使用したシステム
であっても転送速度は人出力デバイス（入出力回路）が
持つ性能に左右されてしまう。従って、マイクロプロセ
ッサの動作速度に対して転送速度の遅い入出力回路が接
続された場合、システム性能を落とす要因となってしま
う。
メモリＬＳＩ、周辺制御用ＬＳＩが非常に安価に供給さ
れる様になり、これらを適宜組合わせ、入出力デバイス
を接続するだけで比較的高性能なパーソナルコンピュー
タシステムを構築出来る様になった。ところで入出力デ
バイスが持つ性能はシステムに依存したものとなってお
り、マイクロプロセッサが持つ性能を最大限に発揮する
様に設計するのが一般的である。第３図に一般的なパー
ソナルコンピュータの構成例を示す。図に示す如く、高
速マイクロプロセッサ（μＣＰＵ）３１を核とするコン
ピュータシステムに於いて、入出力デバイス（入出力回
路、Ｉ１０回路）３２に対しマイクロプロセッサ３１か
らデータを転送する場合を想定して、たとえ高周波クロ
ックで動作するマイクロプロセッサを使用したシステム
であっても転送速度は人出力デバイス（入出力回路）が
持つ性能に左右されてしまう。従って、マイクロプロセ
ッサの動作速度に対して転送速度の遅い入出力回路が接
続された場合、システム性能を落とす要因となってしま
う。
（発明が解決しようとする課題）
上述した様に、従来例に従えばせっかく高速なマイクロ
プロセッサを使用しても接続される入出力デバイスの仕
様によってはマイクロプロセッサの持つ機能を充分に発
揮できないという不都合があった。
プロセッサを使用しても接続される入出力デバイスの仕
様によってはマイクロプロセッサの持つ機能を充分に発
揮できないという不都合があった。
本発明は上記事情に鑑みてなされたものであり、少量の
ハードウェアを付加することにより、マイクロプロセッ
サにより入出力回路へデータを転送する腔、マイクロプ
ロセッサの性能を低下させずに行う事の出来るバス制御
回路を提供することを目的とする。
ハードウェアを付加することにより、マイクロプロセッ
サにより入出力回路へデータを転送する腔、マイクロプ
ロセッサの性能を低下させずに行う事の出来るバス制御
回路を提供することを目的とする。
［発明の構成コ
（課題を解決するための手段）
本発明は、マイクロプロセッサと入出力回路がバスを介
して接続されて成るコンピュータシステムにおいて、バ
ス制御回路を、レディ信号発生回路により生成されるレ
ディ信号を少なくとも１クロツク遅延させ出力する第１
のフリップフロップと、マイクロプロセッサにより出力
される入出力ライト信号ならびにアドレスをデコードし
て得られるチップセレクト信号更にはデータをラッチす
るデータラッチ回路と、上記第１のフリップフロップ出
力により生成されるレディ信号と上記入出力ライト信号
ならびにチップセレクト信号により上記データラッチ回
路のデータラッチイネーブル信号を生成する第２のフリ
ップフロップ及びゲートと、上記入出力回路の動作速度
に応じて上記第２のフリップフロップにより生成される
データラッチイネーブル信号の有効期間をコントロール
する第３のフリップフロップ及びゲートで構成したもの
である。
して接続されて成るコンピュータシステムにおいて、バ
ス制御回路を、レディ信号発生回路により生成されるレ
ディ信号を少なくとも１クロツク遅延させ出力する第１
のフリップフロップと、マイクロプロセッサにより出力
される入出力ライト信号ならびにアドレスをデコードし
て得られるチップセレクト信号更にはデータをラッチす
るデータラッチ回路と、上記第１のフリップフロップ出
力により生成されるレディ信号と上記入出力ライト信号
ならびにチップセレクト信号により上記データラッチ回
路のデータラッチイネーブル信号を生成する第２のフリ
ップフロップ及びゲートと、上記入出力回路の動作速度
に応じて上記第２のフリップフロップにより生成される
データラッチイネーブル信号の有効期間をコントロール
する第３のフリップフロップ及びゲートで構成したもの
である。
（作 用）
上記構成において、まず、マイクロプロセッサは最小デ
ータ転送サイクルでレディ信号をアクティブにする。マ
イクロプロセッサから出力される入出力ライト信号、ア
ドレスをデコードして得られるチップセレクト信号及び
データは本発明によって付加されるフリップフロップに
より決められるラッチイネーブル期間だけデータラッチ
回路に保持され、次にマイクロプロセッサがバスをアク
セスする迄入出力デバイスに対するデータの書込みが待
たされる。
ータ転送サイクルでレディ信号をアクティブにする。マ
イクロプロセッサから出力される入出力ライト信号、ア
ドレスをデコードして得られるチップセレクト信号及び
データは本発明によって付加されるフリップフロップに
より決められるラッチイネーブル期間だけデータラッチ
回路に保持され、次にマイクロプロセッサがバスをアク
セスする迄入出力デバイスに対するデータの書込みが待
たされる。
このことにより、入出力デバイスに対するデータ書込み
サイクルがマイクロプロセッサの最小サイクルより長い
場合に限り、マイクロプロセッサが持つ性能を低下させ
ることなく入出力回路へのデータ転送が可能となる。
サイクルがマイクロプロセッサの最小サイクルより長い
場合に限り、マイクロプロセッサが持つ性能を低下させ
ることなく入出力回路へのデータ転送が可能となる。
（実施例）
以下図面を使用して本発明実施例について説明する。第
１図は本発明の実施例を示すブロック図である。図にお
いて、１１はマイクロプロセッサ（μＣＰＵ）、１２は
入出力回路（１１０回路） １３はＲＥＡＤＹ （レ
ディ）信号発生回路、１４はデコーダ（Ｄ Ｅ Ｃ）で
ある。２１〜２９は本発明により付加されるロジックで
あり、２１．２２はアンドゲート、２３はオアゲート、
２４〜２８はフリップフロップ、２９はラッチ回路であ
る。アンドゲート２１にはＩＯＷ、Ｃ３゜ＲＥＡＤＹを
１クロック遅らせたＲＥＡＤＹ２信号を入力し、ラッチ
用信号を生成する。フリップフロップ２５のＱ出力信号
（ＬＤ信号）の立ち上がりでＩＯＷ、Ｃ５，データ（Ｄ
ＡＴＡ）をラッチ回路２９にラッチし、ロード（ＬＤ）
信号が”ＨＩＧＨ“の期間ラッチしている。このラッチ
期間はフリップフロップ２６〜２８により決定される。
１図は本発明の実施例を示すブロック図である。図にお
いて、１１はマイクロプロセッサ（μＣＰＵ）、１２は
入出力回路（１１０回路） １３はＲＥＡＤＹ （レ
ディ）信号発生回路、１４はデコーダ（Ｄ Ｅ Ｃ）で
ある。２１〜２９は本発明により付加されるロジックで
あり、２１．２２はアンドゲート、２３はオアゲート、
２４〜２８はフリップフロップ、２９はラッチ回路であ
る。アンドゲート２１にはＩＯＷ、Ｃ３゜ＲＥＡＤＹを
１クロック遅らせたＲＥＡＤＹ２信号を入力し、ラッチ
用信号を生成する。フリップフロップ２５のＱ出力信号
（ＬＤ信号）の立ち上がりでＩＯＷ、Ｃ５，データ（Ｄ
ＡＴＡ）をラッチ回路２９にラッチし、ロード（ＬＤ）
信号が”ＨＩＧＨ“の期間ラッチしている。このラッチ
期間はフリップフロップ２６〜２８により決定される。
この種のフリップフロップの数を増やすことにより、色
々なタイミングの入出力回路の使用に合わすことができ
る。又、連続して同一人出力回路にデータを書き込む可
能性も考慮し、ＬＤ信号をＲＥＡＤＹ信号発生回路１３
に入力し、マスクする。
々なタイミングの入出力回路の使用に合わすことができ
る。又、連続して同一人出力回路にデータを書き込む可
能性も考慮し、ＬＤ信号をＲＥＡＤＹ信号発生回路１３
に入力し、マスクする。
第２図は本発明実施例の動作を示すタイミングチャート
である。図中、第１図と同一記号が付されである信号は
第１図のそれと合致する。
である。図中、第１図と同一記号が付されである信号は
第１図のそれと合致する。
以下本発明実施例の動作について説明する。マイクロプ
ロセッサ１１の最小データ転送サイクルをａとし、入出
力回路１２がマイクロプロセッサ１１よりデータを受は
取れるまでの最小サイクルをｂとする。まず、マイクロ
プロセッサ１１からアドレス、ｌ０Ｗ（入出力ライト）
信号が出力され、アドレスをデコーダ１４にてデコード
した結果、ＣＳ（チップセレクト）信号がアクティブと
なる。マイクロプロセッサ１１が持つ最小データ転送サ
イクルでＲＥＡＤＹ信号をアクティブにする。その時ア
ンドゲート２１の出力が″ＨＩＧＨ−レベルになり、そ
の結果、フリップフロップ２５の出力信号ＬＤ（ロード
）が“ＨＩＧＨ”レベルになる。ここで、フリップフロ
ップ２５のＱ出力が“ＬＯＷルベルになると、アンドゲ
ート２２出力が“ＬＯＷ″レベルになり、その結果フリ
ップフロップ２５の出力信号ＬＤも“ＬＯＷ” レベル
になる。ラッチ回路２９は、ＩＯＷ、ＣＳ、データ（Ｄ
ＡＴＡ）をＬＤ信号の立ち上がりでラッチし、ＬＤ信号
が“ＨＩＧＨ” レベルの間、それぞれのデータを保持
する。しかして入出力回路１２は、ラッチ回路２９の出
力である（ＩＯＷ。
ロセッサ１１の最小データ転送サイクルをａとし、入出
力回路１２がマイクロプロセッサ１１よりデータを受は
取れるまでの最小サイクルをｂとする。まず、マイクロ
プロセッサ１１からアドレス、ｌ０Ｗ（入出力ライト）
信号が出力され、アドレスをデコーダ１４にてデコード
した結果、ＣＳ（チップセレクト）信号がアクティブと
なる。マイクロプロセッサ１１が持つ最小データ転送サ
イクルでＲＥＡＤＹ信号をアクティブにする。その時ア
ンドゲート２１の出力が″ＨＩＧＨ−レベルになり、そ
の結果、フリップフロップ２５の出力信号ＬＤ（ロード
）が“ＨＩＧＨ”レベルになる。ここで、フリップフロ
ップ２５のＱ出力が“ＬＯＷルベルになると、アンドゲ
ート２２出力が“ＬＯＷ″レベルになり、その結果フリ
ップフロップ２５の出力信号ＬＤも“ＬＯＷ” レベル
になる。ラッチ回路２９は、ＩＯＷ、ＣＳ、データ（Ｄ
ＡＴＡ）をＬＤ信号の立ち上がりでラッチし、ＬＤ信号
が“ＨＩＧＨ” レベルの間、それぞれのデータを保持
する。しかして入出力回路１２は、ラッチ回路２９の出
力である（ＩＯＷ。
ＣＳ、ＤＡＴＡに対応した）ＬＩＯＷ、ＬＣＳ。
ＬＤＡＴＡによってアクセスされる。
尚、サイクルａの間１０Ｒ（入出力リード）はインアク
ティブでなければならない。又、ＬＤ信号が“ＨＩＧＨ
ルベルにある間、入出力回路１２のデータ・ラインから
マイクロプロセッサ１１側へデータを出力することは禁
止される。
ティブでなければならない。又、ＬＤ信号が“ＨＩＧＨ
ルベルにある間、入出力回路１２のデータ・ラインから
マイクロプロセッサ１１側へデータを出力することは禁
止される。
［発明の効果］
以上説明のように本発明によれば、入出力回路がデータ
を書き込むサイクルがマイクロプロセッサの最小サイク
ルより非常に長い場合、マイクロプロセッサの性能を低
下させることなくデータをマイクロプロセッサから入出
力回路へ転送することが出来る。
を書き込むサイクルがマイクロプロセッサの最小サイク
ルより非常に長い場合、マイクロプロセッサの性能を低
下させることなくデータをマイクロプロセッサから入出
力回路へ転送することが出来る。
以上は、マイクロプロセッサが入出力回路へデータ転送
する場合について述べたが、マイクロプロセッサに限ら
ず、入出力回路と入出力回路のデータ転送にも同様に応
用できる。
する場合について述べたが、マイクロプロセッサに限ら
ず、入出力回路と入出力回路のデータ転送にも同様に応
用できる。
第１図は本発明の実施例を示すブロック図、第２図は本
発明実施例の動作を示すタイミングチャート、第３図は
従来例の構成を示すブロック図である。 １１・・・マイクロプロセッサ（μＣＰＵ）、１２・・
・入出力回路（１１０回路）、１３・・・ＲＥＡＤＹ信
号発生回路、１４・・・デコーダ（ＤＥＣ） 、２１゜
２２・・・アンドゲート、２３・・・オアゲート、２４
〜２８・・・フリップフロップ、２９・・・ラッチ回路
。 出願人代理人 弁理士 鈴江武彦 第２ 図
発明実施例の動作を示すタイミングチャート、第３図は
従来例の構成を示すブロック図である。 １１・・・マイクロプロセッサ（μＣＰＵ）、１２・・
・入出力回路（１１０回路）、１３・・・ＲＥＡＤＹ信
号発生回路、１４・・・デコーダ（ＤＥＣ） 、２１゜
２２・・・アンドゲート、２３・・・オアゲート、２４
〜２８・・・フリップフロップ、２９・・・ラッチ回路
。 出願人代理人 弁理士 鈴江武彦 第２ 図
Claims (1)
- マイクロプロセッサと入出力回路がバスを介して接続さ
れて成るコンピュータシステムにおいて、レディ信号発
生回路により生成される第１のレディ信号を少なくとも
１クロック分遅延させ出力する第１のフリップフロップ
と、上記マイクロプロセッサにより出力される入出力ラ
イト信号ならびにアドレスをデコードして得られるチッ
プセレクト信号更にはデータをラッチするデータラッチ
回路と、上記第１のフリップフロップの出力により生成
される第２のレディ信号と上記入出力ライト信号ならび
にチップセレクト信号により上記データラッチ回路のデ
ータラッチイネーブル信号を生成する第２のフリップフ
ロップ及びゲートと、上記入出力回路の動作速度に応じ
て上記第２のフリップフロップにより生成されるデータ
ラッチイネーブル信号の有効期間をコントロールする第
３のフリップフロップ及びゲートとを具備することを特
徴とするバス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2454589A JPH02204852A (ja) | 1989-02-02 | 1989-02-02 | バス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2454589A JPH02204852A (ja) | 1989-02-02 | 1989-02-02 | バス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02204852A true JPH02204852A (ja) | 1990-08-14 |
Family
ID=12141123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2454589A Pending JPH02204852A (ja) | 1989-02-02 | 1989-02-02 | バス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02204852A (ja) |
-
1989
- 1989-02-02 JP JP2454589A patent/JPH02204852A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4700636B2 (ja) | 半導体メモリ装置を装着したメモリモジュールを有するシステム | |
| US7792154B2 (en) | Controlling asynchronous clock domains to perform synchronous operations | |
| JPH07306827A (ja) | Ｐ／ｑ整数比関係を有する周波数で動作するディジタル装置間で同期データ伝送を行うための方法および装置 | |
| KR20130028013A (ko) | 동적 데이터 스트로브 검출 | |
| Nowick et al. | The design of a high-performance cache controller: a case study in asynchronous synthesis | |
| US4853847A (en) | Data processor with wait control allowing high speed access | |
| US5519872A (en) | Fast address latch with automatic address incrementing | |
| JPH0543151B2 (ja) | ||
| JPH0916282A (ja) | クロック制御方式 | |
| US7646649B2 (en) | Memory device with programmable receivers to improve performance | |
| US8001411B2 (en) | Generating a local clock domain using dynamic controls | |
| JPH02204852A (ja) | バス制御回路 | |
| US6915407B2 (en) | Method and apparatus for a low latency source-synchronous address receiver for a host system bus in a memory controller | |
| JPH0542525Y2 (ja) | ||
| KR900008237Y1 (ko) | 대기상태 신호 발생회로 | |
| KR0157878B1 (ko) | 메모리용 레디신호 발생회로 | |
| KR960011280B1 (ko) | 캐쉬메모리 억세스 타임조정회로 | |
| JP2803428B2 (ja) | 入力バッファ | |
| JP3343556B2 (ja) | 記憶システム | |
| JP3048762B2 (ja) | 半導体集積回路装置 | |
| JPH01321545A (ja) | バス・ステート制御回路 | |
| JPS59201124A (ja) | クロツク生成方式 | |
| JPS6385842A (ja) | 情報処理装置 | |
| JPH045747A (ja) | コンピュータシステム | |
| Muegge et al. | 36 bit wide FIFO for deep, bus oriented applications |