JPH02187022A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPH02187022A JPH02187022A JP641489A JP641489A JPH02187022A JP H02187022 A JPH02187022 A JP H02187022A JP 641489 A JP641489 A JP 641489A JP 641489 A JP641489 A JP 641489A JP H02187022 A JPH02187022 A JP H02187022A
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Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B25—HAND TOOLS; PORTABLE POWER-DRIVEN TOOLS; MANIPULATORS
- B25J—MANIPULATORS; CHAMBERS PROVIDED WITH MANIPULATION DEVICES
- B25J21/00—Chambers provided with manipulation devices
- B25J21/02—Glove-boxes, i.e. chambers in which manipulations are performed by the human hands in gloves built into the chamber walls; Gloves therefor
-
- G—PHYSICS
- G21—NUCLEAR PHYSICS; NUCLEAR ENGINEERING
- G21F—PROTECTION AGAINST X-RADIATION, GAMMA RADIATION, CORPUSCULAR RADIATION OR PARTICLE BOMBARDMENT; TREATING RADIOACTIVELY CONTAMINATED MATERIAL; DECONTAMINATION ARRANGEMENTS THEREFOR
- G21F7/00—Shielded cells or rooms
- G21F7/04—Shielded glove-boxes
- G21F7/047—Shielded passages; Closing or transferring means between glove-boxes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は、半導体装置の製法に関する。さらに詳しく
は、ＦＥＴ型トランジスタ素子のソース及びドレイン並
びにゲート電極の改良に関する。
は、ＦＥＴ型トランジスタ素子のソース及びドレイン並
びにゲート電極の改良に関する。
（ロ）従来の技術
従来のトランジスタは、第２図に示すようにシリコン基
板ｌの上にＬＯＣＯ３法によって素子形成領域間を絶縁
分離するＳ ｉ Ｏを絶縁分離膜２を形成し、更に５１
０ｗ絶縁＠３を形成する。次に、第３図に示すようにこ
の上に多結晶シリコン層４を形成し、第４図に示すよう
にフォトレジスト５によってこの多結晶シリコン層４を
パターン化し、第５図に示すようにエツチングしてゲー
ト電極４ａを形成する。次に第１２図Ａに示すようにゲ
ート絶縁膜３ａを残して前記ＳＩＯ，絶縁膜３をエッチ
ングし、第１２図Ｂに示すようにゲート電極４λに隣接
するシリコン基板にイオン注入法によってドーパントの
注入を行いソース及びドレイン領域２５ａ、２５ｂを形
成する。次に第１２図Ｃに示すようにこの上に絶縁ＮＪ
２６を堆積し、第１２図Ｉ）に示すようにこの絶縁１？
！２Ｇにソース及びドレインのコンタクト穴２７ａ、２
７ｂを開口し、第１１図に示すようにＴｉｔもしくはＭ
ｏＳ ｒ ｓ、ＷＳｉ、などのシリサイド膜８ａ、８ｂ
を介してＡＱ−５Ｉ層のソース及びドレイン電極２９ａ
、２９ｂを形成して製造されている。
板ｌの上にＬＯＣＯ３法によって素子形成領域間を絶縁
分離するＳ ｉ Ｏを絶縁分離膜２を形成し、更に５１
０ｗ絶縁＠３を形成する。次に、第３図に示すようにこ
の上に多結晶シリコン層４を形成し、第４図に示すよう
にフォトレジスト５によってこの多結晶シリコン層４を
パターン化し、第５図に示すようにエツチングしてゲー
ト電極４ａを形成する。次に第１２図Ａに示すようにゲ
ート絶縁膜３ａを残して前記ＳＩＯ，絶縁膜３をエッチ
ングし、第１２図Ｂに示すようにゲート電極４λに隣接
するシリコン基板にイオン注入法によってドーパントの
注入を行いソース及びドレイン領域２５ａ、２５ｂを形
成する。次に第１２図Ｃに示すようにこの上に絶縁ＮＪ
２６を堆積し、第１２図Ｉ）に示すようにこの絶縁１？
！２Ｇにソース及びドレインのコンタクト穴２７ａ、２
７ｂを開口し、第１１図に示すようにＴｉｔもしくはＭ
ｏＳ ｒ ｓ、ＷＳｉ、などのシリサイド膜８ａ、８ｂ
を介してＡＱ−５Ｉ層のソース及びドレイン電極２９ａ
、２９ｂを形成して製造されている。
（ハ）発明が解決しようとする課題
前記従来のトランジスタの製法は、ＦＥＴ型トランジス
タ素子のソース及びドレイン領域において、シリコン基
板上にＴｉｔもしくはＭｏＳ ｉ ｔ、ＷＳｉｔなどの
シリサイド膜を介してＡｌ２−５ｉｌのソース及びドレ
イン電極が配設され、前記ＡＱ−３ｉ電極層中にシリサ
イド膜の８１又は’ｒｔＷもしくはシリサイド膜を介し
てシリコン基板のＳＩが拡散し、過飽和のＳＩが前記シ
リサイド膜の上下のコンタクト面に同相エピタキシャル
成長してコンタクト抵抗を上昇させ、デバイスの信号処
理を高速化できないという問題があった。
タ素子のソース及びドレイン領域において、シリコン基
板上にＴｉｔもしくはＭｏＳ ｉ ｔ、ＷＳｉｔなどの
シリサイド膜を介してＡｌ２−５ｉｌのソース及びドレ
イン電極が配設され、前記ＡＱ−３ｉ電極層中にシリサ
イド膜の８１又は’ｒｔＷもしくはシリサイド膜を介し
てシリコン基板のＳＩが拡散し、過飽和のＳＩが前記シ
リサイド膜の上下のコンタクト面に同相エピタキシャル
成長してコンタクト抵抗を上昇させ、デバイスの信号処
理を高速化できないという問題があった。
この発明は、前記問題を解決するためになされたもので
あり、ＦＥＴ型トランジスタ素子のコンタクト抵抗を下
げ、信号処理を高速化しうる半導体装置の製法を提供し
ようとするものである。
あり、ＦＥＴ型トランジスタ素子のコンタクト抵抗を下
げ、信号処理を高速化しうる半導体装置の製法を提供し
ようとするものである。
（ニ）課題を解決するための手段
この発明者らは、ソース及びドレインのコンタクト抵抗
を下げるためソース及びドレインの電極の形成方法につ
いて鋭意研究を行ったところ、ソース及びドレイン領域
を有するシリコン基板上にタングステン薄層を堆積し、
このタングステン薄層をシリコン基板中へのタングステ
ンの拡散が開始される温度（約６５０℃）に加熱し、徐
々に段階的に昇温してタングステンシリサイドに転換し
て得られるソース及びドレイン電極は、前記ソース及び
ドレイン領域のシリコン層にＩｊｌ傷が無く、９５０℃
以上の高温熱処理に対しても構造変化が無く、かつコン
タクト抵抗が低いという事実を見出しこの発明に至った
。
を下げるためソース及びドレインの電極の形成方法につ
いて鋭意研究を行ったところ、ソース及びドレイン領域
を有するシリコン基板上にタングステン薄層を堆積し、
このタングステン薄層をシリコン基板中へのタングステ
ンの拡散が開始される温度（約６５０℃）に加熱し、徐
々に段階的に昇温してタングステンシリサイドに転換し
て得られるソース及びドレイン電極は、前記ソース及び
ドレイン領域のシリコン層にＩｊｌ傷が無く、９５０℃
以上の高温熱処理に対しても構造変化が無く、かつコン
タクト抵抗が低いという事実を見出しこの発明に至った
。
この発明によれば、シリコン基板と多結晶シリコン系層
のゲート電極を用いてなるＦＥＴ型トランジスタ素子の
ソース及びドレイン上並びにゲート電極上に、各々タン
グステン薄層を形成した後、この素子をシリコン基板内
への上記タングステンの拡散が開始されうる温度からシ
リコン基板及び多結晶シリコン系層内へのタングステン
の拡散を通じて該シリコン基板及び多結晶シリコン系層
表層にＷＳｉ、系シリサイド層が変換形成される温度へ
段階的に熱処理に付すことにより、少なくとも上記ソー
ス及びドレイン並びにゲート電極の外部コンタクト部上
にｗｓｉｔ系シリサイド膜を被覆形成することを特徴と
する半導体装置の製法が提供される。
のゲート電極を用いてなるＦＥＴ型トランジスタ素子の
ソース及びドレイン上並びにゲート電極上に、各々タン
グステン薄層を形成した後、この素子をシリコン基板内
への上記タングステンの拡散が開始されうる温度からシ
リコン基板及び多結晶シリコン系層内へのタングステン
の拡散を通じて該シリコン基板及び多結晶シリコン系層
表層にＷＳｉ、系シリサイド層が変換形成される温度へ
段階的に熱処理に付すことにより、少なくとも上記ソー
ス及びドレイン並びにゲート電極の外部コンタクト部上
にｗｓｉｔ系シリサイド膜を被覆形成することを特徴と
する半導体装置の製法が提供される。
この発明においては、シリコン基板と多結晶シリコン系
層ゲート電極を用いてなるＦ’ＥＴ型トランジスタ素子
のソース及びドレイン上並びにゲート電極上に、各々タ
ングステン薄層を形成する。
層ゲート電極を用いてなるＦ’ＥＴ型トランジスタ素子
のソース及びドレイン上並びにゲート電極上に、各々タ
ングステン薄層を形成する。
前記タングステン薄層は、通常０．０５〜０．１μｍの
膜厚をｒＫ ’Ｌ、、０．０５μｍ未満では、この上に
形成する配線材料とこの下に配置されるシリコンとの反
応が起こるので好ましくなく、０．１μｍ超ではタング
ステンシリサイドへの転換処理において未処理のタング
ステンを残すので好ましくない。前記タングステン薄層
は、例えば選択ＣＶＤ法等によって堆積して形成するこ
とができる。
膜厚をｒＫ ’Ｌ、、０．０５μｍ未満では、この上に
形成する配線材料とこの下に配置されるシリコンとの反
応が起こるので好ましくなく、０．１μｍ超ではタング
ステンシリサイドへの転換処理において未処理のタング
ステンを残すので好ましくない。前記タングステン薄層
は、例えば選択ＣＶＤ法等によって堆積して形成するこ
とができる。
この発明においては、前記タングステン薄層を形成した
素子をシリコン基板及び多結晶シリコン系層内への上記
タングステンの拡散が開始される温度からシリコン基板
及び多結晶シリコン系層内へのタングステンの拡散を通
じて該シリコン基板及び多結晶シリコン系層表層にＷＳ
ｉ、系シリサイド層が変換形成される温度へ段階的に熱
処理に付すことにより少なくとも上記ソース及びドレイ
ン並びにゲート電極の外部コンタクト部上にＷＳｌ、系
シリサイド膜を被覆形成する。前記シリコン基板内への
上記タングステンの拡散が開始される温度は、通常６０
０〜７５０℃を適用することができる。前記シリコン基
板内へのタングステンの拡散を通じて該シリコン基板及
び多結晶シリコン系層表層にＷＳｉ、系シリサイド層が
変換形成される温度は、通常９５０〜１０５０℃を適用
することができる。ｎｔ記熟熱処理、前記タングステン
薄層を形成した素子に段階的に付され、例えば６００〜
７５０℃で１５〜４５分間、続いて７５０〜９５０℃で
１５〜４５分間、更に９５０℃以上で１５〜４５分間行
うことができる。また、前記熱処理は、前記タングステ
ン薄層の形成後に続いて行ってもよいが、前記タングス
テン薄層上に第１ＩＩ族又は第■族の元素を含有する酸
化シリコン層を堆積した後に行った方が前記ソース及び
ドレイン並びにゲート電極の外部コンタクト部上にＷ
Ｓ Ｉ を系シリサイド膜を被覆形成し、かつｎｎ記酸
化シリコン層をリフローイング処理することができるの
で製造効率上好ましい。
素子をシリコン基板及び多結晶シリコン系層内への上記
タングステンの拡散が開始される温度からシリコン基板
及び多結晶シリコン系層内へのタングステンの拡散を通
じて該シリコン基板及び多結晶シリコン系層表層にＷＳ
ｉ、系シリサイド層が変換形成される温度へ段階的に熱
処理に付すことにより少なくとも上記ソース及びドレイ
ン並びにゲート電極の外部コンタクト部上にＷＳｌ、系
シリサイド膜を被覆形成する。前記シリコン基板内への
上記タングステンの拡散が開始される温度は、通常６０
０〜７５０℃を適用することができる。前記シリコン基
板内へのタングステンの拡散を通じて該シリコン基板及
び多結晶シリコン系層表層にＷＳｉ、系シリサイド層が
変換形成される温度は、通常９５０〜１０５０℃を適用
することができる。ｎｔ記熟熱処理、前記タングステン
薄層を形成した素子に段階的に付され、例えば６００〜
７５０℃で１５〜４５分間、続いて７５０〜９５０℃で
１５〜４５分間、更に９５０℃以上で１５〜４５分間行
うことができる。また、前記熱処理は、前記タングステ
ン薄層の形成後に続いて行ってもよいが、前記タングス
テン薄層上に第１ＩＩ族又は第■族の元素を含有する酸
化シリコン層を堆積した後に行った方が前記ソース及び
ドレイン並びにゲート電極の外部コンタクト部上にＷ
Ｓ Ｉ を系シリサイド膜を被覆形成し、かつｎｎ記酸
化シリコン層をリフローイング処理することができるの
で製造効率上好ましい。
前記第■族又は第Ｖ続の元素を含有する酸化シリコン層
は、例えばＰＳＧ（Ｐ含有酸化シリコン）、＋３ＰＳＧ
（Ｂ及びＰ含有酸化シリコン）等を用いることができ
る。
は、例えばＰＳＧ（Ｐ含有酸化シリコン）、＋３ＰＳＧ
（Ｂ及びＰ含有酸化シリコン）等を用いることができ
る。
この発明においては、例えば前記リフローイング処理さ
れた酸化シリコン層を有する素子の該酸化シリコン層を
前記ＷＳｉ、系シリサイド層に到達するまで穿孔し、こ
の穿孔された細孔に、例えばタングステンを選択ＣＶ
Ｄ法によって充填し、この充填されたタングステンを用
いて配線を形成することによりＦ’ＥＴ型トランジスタ
素子を作製することができる。
れた酸化シリコン層を有する素子の該酸化シリコン層を
前記ＷＳｉ、系シリサイド層に到達するまで穿孔し、こ
の穿孔された細孔に、例えばタングステンを選択ＣＶ
Ｄ法によって充填し、この充填されたタングステンを用
いて配線を形成することによりＦ’ＥＴ型トランジスタ
素子を作製することができる。
（ホ）作用
シリコン基板又は多結晶シリコン系層とタングステン薄
層の隣接部において、タングステンの拡散が開始される
温度からシリコン基板及び多結晶シリコン系層内へのタ
ングステンの拡散を通じて該シリコン基板及び多結晶シ
リコン系層表層にＷＳｉ、シリサイド層が変換形成され
る温度への段階的に熱処理が前記シリコン基板又は多結
晶シリコン系層へのタングステン原子の拡散とタングス
テンＲＥへのシリコン原子の拡散を化学量論的にＷＳｉ
ｌを形成しうる比率に均一に行わせ、徐々に固相反応さ
せる。
層の隣接部において、タングステンの拡散が開始される
温度からシリコン基板及び多結晶シリコン系層内へのタ
ングステンの拡散を通じて該シリコン基板及び多結晶シ
リコン系層表層にＷＳｉ、シリサイド層が変換形成され
る温度への段階的に熱処理が前記シリコン基板又は多結
晶シリコン系層へのタングステン原子の拡散とタングス
テンＲＥへのシリコン原子の拡散を化学量論的にＷＳｉ
ｌを形成しうる比率に均一に行わせ、徐々に固相反応さ
せる。
（へ）実施例
この発明の実施例を図を用いて説明する。
実施例１
まず、第２図に示すようにシリコン基板ｌに１．０ＣＯ
８法を用いて素子間を絶縁分離できるＳ １． Ｏを絶
縁分離ｗ！Ｊ２を形成する。
８法を用いて素子間を絶縁分離できるＳ １． Ｏを絶
縁分離ｗ！Ｊ２を形成する。
次に、第３図に示すように熱酸化によつてゲート絶縁膜
用５（Ｏｘ膜３を形成し、この上にＬＰ−ＣＶＤ法によ
って多結晶シリコン層４を堆積する。
用５（Ｏｘ膜３を形成し、この上にＬＰ−ＣＶＤ法によ
って多結晶シリコン層４を堆積する。
次に、第４図、第５図に示すように公知の方法によりフ
ォトレジスト膜５を形成し、前記多結晶シリコンｆｆ４
をエツチングして多結晶シリコンゲート電極４ａを形成
する。
ォトレジスト膜５を形成し、前記多結晶シリコンｆｆ４
をエツチングして多結晶シリコンゲート電極４ａを形成
する。
次に、第６図に示すように、シリコン基板ｌヘイオン注
入を行いｎ−層６ａ、６ｂを形成する。
入を行いｎ−層６ａ、６ｂを形成する。
次に、第７図に示すように多結晶シリコンゲート電ｉ４
ａの側壁に選択ＣＶＤ法によってＳ ｉ Ｏ＊絶縁膜７
を形成し、イオン注入によりｎ”Ｗａ８ａ。
ａの側壁に選択ＣＶＤ法によってＳ ｉ Ｏ＊絶縁膜７
を形成し、イオン注入によりｎ”Ｗａ８ａ。
８ｂを形成し、ソース／ドレイン領域９ａ、９ｂ上のＳ
１０ｍ絶縁膜３をゲート電極４ａ下部のゲート絶縁膜３
ａを残してエツチングする。
１０ｍ絶縁膜３をゲート電極４ａ下部のゲート絶縁膜３
ａを残してエツチングする。
次に、第８図に示すようにソース／ドレイン領域９ａ、
９ｂ及びゲート電極４ａのシリコン面に選択ＣＶＤ法を
用いて膜厚５００人のタングステン薄層−〇を形成する
。
９ｂ及びゲート電極４ａのシリコン面に選択ＣＶＤ法を
用いて膜厚５００人のタングステン薄層−〇を形成する
。
次に、第９図に示すように、全面にＢＰＳＧ （Ｂ及び
Ｐを含有したＳｉＯ＊）絶縁層１１を然ＣＶＤによって
形成する（得られた基板を基板１ａとする）。
Ｐを含有したＳｉＯ＊）絶縁層１１を然ＣＶＤによって
形成する（得られた基板を基板１ａとする）。
次に第１図に示すように、前記基板ｌλを電気炉に入れ
６５０℃で３０分間、次いで８００℃に昇温して３０分
間更に９００℃に打温して３０分間段階的に熱処理を行
った。得られた基板１ｂは前記タングステン薄２１０が
ＷＳｉ、系シリサイド膜１０λ、ｊｏｂ、１０ｃに転換
しており、かつ前記Ｂｒ’ＳＧ絶縁層１１がリフローイ
ング処理されて平滑化された絶縁層１１ａに変化してい
ることが認められた。また、第１０図に示すように絶縁
層１１ａに穿孔してこの細孔に選択ＣＶＤ法によってタ
ングステンを充填してタングステン配線１２ａ。
６５０℃で３０分間、次いで８００℃に昇温して３０分
間更に９００℃に打温して３０分間段階的に熱処理を行
った。得られた基板１ｂは前記タングステン薄２１０が
ＷＳｉ、系シリサイド膜１０λ、ｊｏｂ、１０ｃに転換
しており、かつ前記Ｂｒ’ＳＧ絶縁層１１がリフローイ
ング処理されて平滑化された絶縁層１１ａに変化してい
ることが認められた。また、第１０図に示すように絶縁
層１１ａに穿孔してこの細孔に選択ＣＶＤ法によってタ
ングステンを充填してタングステン配線１２ａ。
１２ｂを形成し、更に絶縁層１１ａ上にタングステン配
線Ｉ３を形成してＦＥＴ型トランジスタ素子を作製した
。この素子は後述の比較例２と比較してソース／ドレイ
ンのコンタクト抵抗が５０％低下していることが確認さ
れた。
線Ｉ３を形成してＦＥＴ型トランジスタ素子を作製した
。この素子は後述の比較例２と比較してソース／ドレイ
ンのコンタクト抵抗が５０％低下していることが確認さ
れた。
比較例１
実施例１において、基板１ａを電気炉に入れ６５０℃で
３０分間、次いで８００℃に昇温して３０分間更に９０
０℃に昇温して３０分間段階的に熱処理を行う代りに急
速加熱法（Ｒ’Ｉ’ Ａ ）を用いたところ、ソース／
ドレイン領域のシリコン基板がダメージを受は電流のリ
ークが認められた。
３０分間、次いで８００℃に昇温して３０分間更に９０
０℃に昇温して３０分間段階的に熱処理を行う代りに急
速加熱法（Ｒ’Ｉ’ Ａ ）を用いたところ、ソース／
ドレイン領域のシリコン基板がダメージを受は電流のリ
ークが認められた。
比較例２
実施例１において、第５図に示すようにシリコン堰板＋
１にゲート絶縁膜用５ｉｆｔ膜３を介して多結晶シリ
コン層４ａを実施例１と同様にして形成した。
１にゲート絶縁膜用５ｉｆｔ膜３を介して多結晶シリ
コン層４ａを実施例１と同様にして形成した。
次に第１２囚人に示すようにゲート絶縁膜用５ｉｎｓ膜
３をゲート電極４ａ下部のゲート絶縁膜３＆を残してエ
ツチングする。
３をゲート電極４ａ下部のゲート絶縁膜３＆を残してエ
ツチングする。
次に第１２図Ｂに示すようにシリコン基板ｌヘイオン注
入を行いソース／ドレイン領域２５ａ。
入を行いソース／ドレイン領域２５ａ。
２５ｂを形成する。
次に第１２図Ｃに示すようにこの上に層間絶縁Ｗｊ４２
６を堆積した。
６を堆積した。
次に第１２図りに示すようにこの層間絶縁膜２６にソー
ス／ドレインのコンタクト穴２７ａ。
ス／ドレインのコンタクト穴２７ａ。
２７ｂを開口し、この上に第１Ｉ図に示すようにＣｏＳ
ｉ ！膜２８ａ、２８ｂを積層し、この上にＡＱ−５
Ｉ層を積層してソース／ドレイン電極２９ａ。
ｉ ！膜２８ａ、２８ｂを積層し、この上にＡＱ−５
Ｉ層を積層してソース／ドレイン電極２９ａ。
２９ｂを形成した。
得られたＦＥＴ型トランジスタ素子はコンタクト抵抗が
高かった。
高かった。
（ト）発明の効果
この発明によれば、ＦＥＴ型トランジスタ素子のコンタ
クト抵抗を下げることができる半導体装置の製法を提供
することができる。
クト抵抗を下げることができる半導体装置の製法を提供
することができる。
この製法によって製造されたＦＥＴ型トランジスタ素子
はコンタクト抵抗が低いので信号を高速に処理すること
ができる。
はコンタクト抵抗が低いので信号を高速に処理すること
ができる。
第１図は、この発明の実施例で作製したＦＥＴ型トラン
ジスタ素子の説明図、第２図〜第９図は、この発明の実
施例で作製したトランジスタ素子の製造工程の説明図、
第１０図は、この発明の実施例で作製したＦＥＴ型トラ
ンジスタ素子のコンタクト抵抗測定用に施した配線の説
明図、第１１図は、従来のＦ Ｅ’ｌ’型トランジスタ
素子の説明図、第１゛２図Ａ−Ｄは従来のＦＥＴ型トラ
ンジスタ素子の製造工程の説明図である。 １・・・・・・シリコン基板、ｌａ、ｌｂ・・団・基板
、２・・・・・・絶縁分離膜、 ３・旧・・ｓｈｏ、絶
縁膜、３ａ・・・・・・ゲート絶縁膜、 ４・・・・・・多結晶シリコン層、４ａ・・・・・・ゲ
ート電極、５・・・・・・フォトレジスト、６ａ、６ｂ
・・・・・・ｎ［Ｉ、７・・・・・・５Ｉｎｓ絶綽層、
８ａ、８ｂ・旧・・ｎ゛層、９ａ、９ｂ・・・・・・
ソース／ドレイン領域、１０・・・・・・タングステン
Ｒ層、 １０ａ、ｊｏｂ、ｌｏｃ ・・・・ＷＳ＋、系シリサイド膜、 １１・・・・・・１３ＰｓＧ絶縫層、 １１ａ・・・・・・平滑化された絶縁層、１２λ、１２
ｂ、１３・・・・・・タングステン配線。 γ 閃 第 図
ジスタ素子の説明図、第２図〜第９図は、この発明の実
施例で作製したトランジスタ素子の製造工程の説明図、
第１０図は、この発明の実施例で作製したＦＥＴ型トラ
ンジスタ素子のコンタクト抵抗測定用に施した配線の説
明図、第１１図は、従来のＦ Ｅ’ｌ’型トランジスタ
素子の説明図、第１゛２図Ａ−Ｄは従来のＦＥＴ型トラ
ンジスタ素子の製造工程の説明図である。 １・・・・・・シリコン基板、ｌａ、ｌｂ・・団・基板
、２・・・・・・絶縁分離膜、 ３・旧・・ｓｈｏ、絶
縁膜、３ａ・・・・・・ゲート絶縁膜、 ４・・・・・・多結晶シリコン層、４ａ・・・・・・ゲ
ート電極、５・・・・・・フォトレジスト、６ａ、６ｂ
・・・・・・ｎ［Ｉ、７・・・・・・５Ｉｎｓ絶綽層、
８ａ、８ｂ・旧・・ｎ゛層、９ａ、９ｂ・・・・・・
ソース／ドレイン領域、１０・・・・・・タングステン
Ｒ層、 １０ａ、ｊｏｂ、ｌｏｃ ・・・・ＷＳ＋、系シリサイド膜、 １１・・・・・・１３ＰｓＧ絶縫層、 １１ａ・・・・・・平滑化された絶縁層、１２λ、１２
ｂ、１３・・・・・・タングステン配線。 γ 閃 第 図
Claims (1)
- 【特許請求の範囲】 １、シリコン基板と多結晶シリコン系層のゲート電極を
用いてなるＦＥＴ型トランジスタ素子のソース及びドレ
イン上並びにゲート電極上に、各々タングステン薄層を
形成した後、この素子をシリコン基板内への上記タング
ステンの拡散が開始されうる温度からシリコン基板及び
多結晶シリコン系層内へのタングステンの拡散を通じて
該シリコン基板及び多結晶シリコン系層表層にＷＳｉ＿
２系シリサイド層が変換形成される温度へ段階的に熱処
理に付すことにより、少なくとも上記ソース及びドレイ
ン並びにゲート電極の外部コンタクト部上にＷＳｉ＿２
系シリサイド膜を被覆形成することを特徴とする半導体
装置の製法。 ２、熱処理が、タングステン薄層上に第III族又は第Ｖ
族の元素を含有する酸化シリコン層を堆積した後に行わ
れ少なくとも上記ソース及びドレイン並びにゲート電極
の外部コンタクト部上にＷＳｉ＿２系シリサイド膜を被
覆形成し、かつ上記酸化シリコン層をリフローイング処
理することを特徴とする請求項１の製法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP641489A JPH02187022A (ja) | 1989-01-13 | 1989-01-13 | 半導体装置の製法 |
| DE19904001886 DE4001886A1 (de) | 1989-01-13 | 1990-01-23 | Abschirmdurchlass fuer eine handschuhkastenoeffnung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP641489A JPH02187022A (ja) | 1989-01-13 | 1989-01-13 | 半導体装置の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02187022A true JPH02187022A (ja) | 1990-07-23 |
Family
ID=11637708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP641489A Pending JPH02187022A (ja) | 1989-01-13 | 1989-01-13 | 半導体装置の製法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH02187022A (ja) |
| DE (1) | DE4001886A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7303990B2 (en) | 2002-09-13 | 2007-12-04 | Semiconductor Technology Academic Research Center | Nickel-silicon compound forming method, semiconductor device manufacturing method, and semiconductor device |
| CN115064294A (zh) * | 2022-06-16 | 2022-09-16 | 中国核动力研究设计院 | 一种用于小尺寸强放射性试样高温退火的辐射屏蔽装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2668415B1 (fr) * | 1990-10-24 | 1993-12-10 | Jacques Gaucherot | Gant dont le volume interne est hermetiquement confine. |
| FR2741745B1 (fr) * | 1995-11-23 | 1998-02-20 | Neyrpic Framatome Mecanique | Dispositif de protection complementaire d'une enceinte de traitement de produits contamines |
| FI118678B (fi) | 2006-10-23 | 2008-02-15 | Thermo Fisher Scientific Oy | Reagenssisulku |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1483694A (fr) * | 1965-06-18 | 1967-06-02 | Kernforschung Gmbh Ges Fuer | Dispositif pour la manipulation d'objets dans une boîte à manchettes et gants d'étanchéité ainsi que boîte pourvue de ce dispositif |
| US3475808A (en) * | 1967-03-09 | 1969-11-04 | Atomic Energy Commission | Method of changing gloves in a controlled environment box |
| FR2055985A5 (en) * | 1969-08-14 | 1971-05-14 | Commissariat Energie Atomique | Sealed chamber with a dry atmosphere andmanipulation access |
| DE3201976A1 (de) * | 1982-01-22 | 1983-08-04 | Alkem Gmbh, 6450 Hanau | Handschuhkasten |
-
1989
- 1989-01-13 JP JP641489A patent/JPH02187022A/ja active Pending
-
1990
- 1990-01-23 DE DE19904001886 patent/DE4001886A1/de not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7303990B2 (en) | 2002-09-13 | 2007-12-04 | Semiconductor Technology Academic Research Center | Nickel-silicon compound forming method, semiconductor device manufacturing method, and semiconductor device |
| CN115064294A (zh) * | 2022-06-16 | 2022-09-16 | 中国核动力研究设计院 | 一种用于小尺寸强放射性试样高温退火的辐射屏蔽装置 |
| CN115064294B (zh) * | 2022-06-16 | 2024-05-28 | 中国核动力研究设计院 | 一种用于小尺寸强放射性试样高温退火的辐射屏蔽装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4001886A1 (de) | 1990-07-26 |
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