JPH0218636A - ユニバーサルインテリジェントメモリコントローラ - Google Patents
ユニバーサルインテリジェントメモリコントローラInfo
- Publication number
- JPH0218636A JPH0218636A JP17070988A JP17070988A JPH0218636A JP H0218636 A JPH0218636 A JP H0218636A JP 17070988 A JP17070988 A JP 17070988A JP 17070988 A JP17070988 A JP 17070988A JP H0218636 A JPH0218636 A JP H0218636A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- segment
- cpu
- access
- array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000006870 function Effects 0.000 claims abstract description 3
- 230000004044 response Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000013473 artificial intelligence Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリアクセスをCPUに代り高速、かつ安全
に行うことを可能にするメモリコントローラに関する。
に行うことを可能にするメモリコントローラに関する。
従来、この種のメモリコントローラは単にメモリの内容
を他のアドレスへ単純にコピーするなど、高速ではある
が単純な動作を行うことしができないものであった。
を他のアドレスへ単純にコピーするなど、高速ではある
が単純な動作を行うことしができないものであった。
従来のメモリコン1ヘローラか苦手としていた複雑なメ
モリアクセス制御は、CPUがソフトウェアによって行
っていたが、これてはCPUの利加が増えシステム全体
のスループットが低下するという欠点がある。
モリアクセス制御は、CPUがソフトウェアによって行
っていたが、これてはCPUの利加が増えシステム全体
のスループットが低下するという欠点がある。
本発明のユニバーサルインテリジエン1ヘメモリコント
ローラの構成は、メモリに対する間接アドレッシングを
行なうためのアドレスポインタアレイと、メモリアクセ
ス制御およびメモリ保護を行うメモリセグメントデスク
リプタと、CPUがらパケットを受けとり、その内容を
解釈実行するインテリジエンl−1fi能を有するコン
トロールフロッりとを含んて構成される事を特徴とする
。
ローラの構成は、メモリに対する間接アドレッシングを
行なうためのアドレスポインタアレイと、メモリアクセ
ス制御およびメモリ保護を行うメモリセグメントデスク
リプタと、CPUがらパケットを受けとり、その内容を
解釈実行するインテリジエンl−1fi能を有するコン
トロールフロッりとを含んて構成される事を特徴とする
。
次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例のブロック図てあり、1はコ
ントロールブロック、2はマイクロコードROM、3は
セグメントデスクリプタ、4はアドレスポインタアレイ
である。
ントロールブロック、2はマイクロコードROM、3は
セグメントデスクリプタ、4はアドレスポインタアレイ
である。
本実施例のユニバーサルインテリジェントメモリコント
ローラ(以下LSIと称す)は、メモリを1つ以上のセ
グメントに分割して管理する。各セグメントはスタック
、アレイ、トリー、キューなどのデータ構造を属性とし
て与えることかて゛き、セグメント長、セグメント内の
セルサイズ、メモリ保護情報、先頭アドレスポインタ番
号などは、セグメントデスクリプタ3に定義できる。C
PUがこれらのセグメント内のデ゛−夕をアクセスする
場合は、本LSIに単にバケツ1〜を転送すればよい。
ローラ(以下LSIと称す)は、メモリを1つ以上のセ
グメントに分割して管理する。各セグメントはスタック
、アレイ、トリー、キューなどのデータ構造を属性とし
て与えることかて゛き、セグメント長、セグメント内の
セルサイズ、メモリ保護情報、先頭アドレスポインタ番
号などは、セグメントデスクリプタ3に定義できる。C
PUがこれらのセグメント内のデ゛−夕をアクセスする
場合は、本LSIに単にバケツ1〜を転送すればよい。
つまり、このパケットはコントロールブロック1によっ
て解釈される。本LSIかザポーl〜するデータ′1I
ti造に対する基本的操作は、コン1〜ロールフロツク
1がマイクロコー1; R,OM2からマイクロコーI
−を読出し、それを実行することで高速に行うことかで
きる。物理メモリに対するアドレッシングは、アドレス
ポインタアレイ4によって間接的に行う。
て解釈される。本LSIかザポーl〜するデータ′1I
ti造に対する基本的操作は、コン1〜ロールフロツク
1がマイクロコー1; R,OM2からマイクロコーI
−を読出し、それを実行することで高速に行うことかで
きる。物理メモリに対するアドレッシングは、アドレス
ポインタアレイ4によって間接的に行う。
コン1へロールフロック1は、パケットを解釈するとセ
グメントデスクリプタ3を参照し、セフメン)・の先頭
ア)〜レスを得る。この際、そのセグメントのアクセス
チエツクが行なわれ、不正アクセスならCPUに対し割
込みを発生ずる。ここで、セグメントの先頭アドレスと
は、実際にはアドレスポインタアレイ4の番号を指して
おり、コントロールブロック1はアドレスポインタ4に
対してそのセフメン1〜のデータ構造に応した基本操作
を繰返えすことによって、アドレスポインタの変更、実
メモリ内の内容の変更などを行う。
グメントデスクリプタ3を参照し、セフメン)・の先頭
ア)〜レスを得る。この際、そのセグメントのアクセス
チエツクが行なわれ、不正アクセスならCPUに対し割
込みを発生ずる。ここで、セグメントの先頭アドレスと
は、実際にはアドレスポインタアレイ4の番号を指して
おり、コントロールブロック1はアドレスポインタ4に
対してそのセフメン1〜のデータ構造に応した基本操作
を繰返えすことによって、アドレスポインタの変更、実
メモリ内の内容の変更などを行う。
以上説明したように本発明は、複雑なメモリコン1〜ロ
ール機能を、メモリコントロールブロックをインテリジ
ェント化すイ、ことにより実現し、CPUの負荷を軽減
しメモリアクセスを高速化できる。特に、LISP等の
人工知能言語では、データ構造として主としてトリーを
扱うので本発明を応用することによりこれらの言語を使
用したシステムの高速化、単純化を行える効果がある。
ール機能を、メモリコントロールブロックをインテリジ
ェント化すイ、ことにより実現し、CPUの負荷を軽減
しメモリアクセスを高速化できる。特に、LISP等の
人工知能言語では、データ構造として主としてトリーを
扱うので本発明を応用することによりこれらの言語を使
用したシステムの高速化、単純化を行える効果がある。
第1図は本発明の一実施例のブロック図である。
1・・・・・・コン1〜ロールブロツク、2・・・・・
・マイクロコードROM、3・・・・・・セグメントデ
スクリプタ、4・・・・・アドレスポインタアレイ。
・マイクロコードROM、3・・・・・・セグメントデ
スクリプタ、4・・・・・アドレスポインタアレイ。
Claims (1)
- メモリに対する間接アドレッシングを行なうためのアド
レスポインタアレイと、メモリアクセス制御およびメモ
リ保護を行うメモリセグメントデスクリプタと、CPU
からパケットを受けとり、その内容を解釈実行するイン
テリジェント機能を有するコントロールブロックとを含
んで構成される事を特徴とするユニバーサルインテリジ
ェントメモリコントローラ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17070988A JPH0218636A (ja) | 1988-07-07 | 1988-07-07 | ユニバーサルインテリジェントメモリコントローラ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17070988A JPH0218636A (ja) | 1988-07-07 | 1988-07-07 | ユニバーサルインテリジェントメモリコントローラ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0218636A true JPH0218636A (ja) | 1990-01-22 |
Family
ID=15909947
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17070988A Pending JPH0218636A (ja) | 1988-07-07 | 1988-07-07 | ユニバーサルインテリジェントメモリコントローラ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0218636A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009065656A (ja) * | 2007-09-07 | 2009-03-26 | Seiko Epson Corp | 表示システム、表示方法およびコンピュータ読み取り可能媒体 |
-
1988
- 1988-07-07 JP JP17070988A patent/JPH0218636A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009065656A (ja) * | 2007-09-07 | 2009-03-26 | Seiko Epson Corp | 表示システム、表示方法およびコンピュータ読み取り可能媒体 |
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