JPH02184896A - 塗りつぶし回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 玖１じＬ面 本発明は塗りつぶし回路に関し、特にビットマツプデイ
スプレィ装置における図形の塗りつぶしを行う塗りつぶ
し回路に関する。

【上肱韮 従来、ビットマツプデイスプレィ装置における塗りつぶ
しは、多角形等の図形をラスク方向に沿った水平線分（
行）に分解し、それらの線分を夫々描画することにより
塗りつぶしを行っていた。

そして、その線分の描画は１画素（ピクセル）単位毎に
行われていた。そのため、塗りつぶしに時間がかかると
いう欠点があり、高速処理化が要請されている今日にお
いてはより高速に塗りつぶすことが望まれていた。

正月じと１位 本発明の目的は、より高速に塗りつぶしを行うことがで
きる塗りつぶし回路を提供することである。

北」ドロ１或 本発明による塗りつぶし回路は、描画を開始すべき表示
画面上の開始画素を示す開始位置情報及びこの開始画素
と同一の行に属し、描画を終了すべき終了画素を示す終
了位置情報を入力とし、前記開始画素と前記終了画素と
の間の画素の描画を行う塗りつぶし回路であって、前記
表示画面上の１行を構成する画素をＮ（Ｎ≧２）画素単
位で順に描画する描画手段と、前記開始画素が属するＮ
画素単位中の該開始画素の位置より描画順序が前の画素
に対する描画を禁止する第１の禁止手段と、前記終了画
素が属するＮ画素単位中の該終了画素の位置より描画順
序が後の画素に対する描画を禁止する第２の禁止手段と
を有することを特徴とする。

大ＪＥ例 以下、図面を用いて本発明の詳細な説明する。

第１図は本発明による塗りつぶし回路の一実施例の構成
を示すブロック図である０図において、本発明の一実施
例による塗りつぶし回路はマスク生成回路２と、エンド
アドレスレジスタ１と、アドレスレジスタ４と、データ
レジスタ７と、セレクタ５と、加算器６と、表示メモリ
３とを含んで構成されている。

また、本実施例による塗りつぶし回路は、塗りつぶす対
象となる図形の輪郭を構成する画素を行ごとの２つの画
素に分解し、その２つの画素間を４画素単位で順に描画
することにより塗りつぶしを行うものである。なお、そ
の塗りつぶしの処理は表示メモリ３の記憶内容を書替え
ることによって行われる。

アドレスレジスタ４は現在描画を行う画素の表示メモリ
３上のアドレスを格納するものである。

したがって、描画を開始するときにはその開始画素のア
ドレスが格納されることになる。

エンドアドレスレジスタ１は描画の終わりの画素である
終了画素のＸ座標のアドレスを格納するものである。

マスク生成回路２２はアドレスレジスタ４内のアドレス
及びエンドアドレスレジスタ１内のアドレスをもとに描
画すべきマスクパターンを生成して送出するものである
。

表示メモリ３内の各画素のアドレスはＸ座標及びＹ座標
で示されるものである。

加算器６はアドレスレジスタ４内のＸ座標に対して’４
Ｊ　　（１０進数）を加えるものであり、その加算結果
はセレクタ５を介して再びアドレスレジスタ４内に格納
される。

セレクタ５は通常、加算器６の出力を選択して送出して
おり、図示せぬＣＰＵから初期値（開始画素のアドレス
）をアドレスレジスタ４に格納するときにのみＣＰＵの
出力を選択して送出するものである。

データレジスタ７は描画の際にその描画する画素の色に
関する情報である色コードを含むビクセルデータを格納
するものである。

かかる構成において、描画を行う場合、まず最初に開始
画素のＸ座標及びＹＮ標がアドレスレジスタ４にセレク
タ５を介して格納される。また、エンドアドレスレジス
タ１には終了画素のＸ座標が格納される。さらにまた、
データレジスタ７には表示メモリ３に描画ずべき画素の
ピクセルデータが格納される。

描画が開始されると、まずアドレスレジスタ４に格納さ
れているＸ座標の下位２　ｔｂｉｔｌの値をもとに描画
を開始すべき画素が４画素単位のうちのどの位置に属す
るのかをマスク生成口５Ｉ８２が判断し、その判断結果
に応じたマスクパターンを表示メモリ３へ出力して書込
みを行う。

次に、マスク生成回路２はアドレスレジスタ４に格納さ
れているＸ座標のうちの下位２　［ｂｉｔｌを削除した
値と、エンドアドレスレジスタ１に格納されているＸ座
標の下位２　［ｂｉｔｌを削除した値とを比較し、両者
が一致するまでは４画素単位すべてを描画するためのマ
スクパターンを出力し、書込みを行う。

そして、両名が一致した場合には終了画素が属する４画
素単位に対する描画とマスク生成回路２は判断する。す
ると、マスク生成回路２はエンドアドレスレジスタ１に
格納されているＸ座標の下位２［ｂｉ口の値をもとに終
了画素が４画素単位のうちのどの位置に属するのかを判
断し、その判断結果に応じたマスクパターンを表示メモ
リ３へ出力して書込みを行う。

つまり、開始画素が属する４画素単位と終了画素が属す
る４画素単位との間は、１回の描画が終了する毎にアド
レスレジスタ４に格納されているアドレスのＸ座標に対
し加算器６によって「４」（１０進数）が加えられ、再
びアドレスのＸ座標としてアドレスレジスタ４に格納さ
れて次回の描画のアドレスとして用いられるのである。

次に第２図、第３図及び第４図を用いて１行分の描画を
行う場合の処理動作について説明する。

今、アドレスレジスタ４に格納されているアドレスのＸ
座標の下位２　Ｆｂｉｔｌの値を：Ｉ：Ｓとし、下位２
　［ｂｉｔｌを除いた値をＸｓとする。また、エンドア
ドレスレジスタ１に格納されているアドレスのＸ座標の
下位２　［ｂｉｔｌの値を工ｅとし、下位２［ｂｉ目を
除いた値をＸｅとする。

次に、第１回目の描画から最終回の描画までの間Ｘｓ、
工ｓ、Ｘｅ及び工ｅをもとにマスク生成回路２が判断し
て送出するマスクパターンについて説明する。なお、第
３図及び第４図中、’ＩＪは描画可、「０」は描画不可
を示す。

（１）第１回目の描画の場合 ■Ｘｓ≠Ｘｅのとき；：ｃＳの値によってマスクパター
ンが決定される。この場合、第３図の表のＺＳの値に応
じたマスクパターンＭＯがマスク生成回路２から送出さ
れる。

■Ｘｓ　＝Ｘｅのとき：ＸＳ及びｘｅの値によってマス
クパターンが決定される。この場合、第３図の表の：ｌ
：Ｓの値に応じたマスクパターンＭＯと、第４図の表の
ｘｅの値に応じたマスクパターンＭ１との論理積の値が
マスクパターンとして出力される０例えば、工Ｓ　＝　
ｒｌ］、工ｅ＝ｒ２４のとき、ＭＯ＝　ｒｏｌｌｌ、　
、　Ｍｌ　＝　ｒｌｌｌｏ、であるから、マスクパター
ンｒ　０１１０．がマスク生成回路２から送出される。

（２）第２回目以降の描画の場合 ■Ｘ５−１ｌ−ＸＥＩのとき：加算器６によってアドレ
スレジスタ４内のＸ座標が「４」ずつ加算されて、マス
クパターンｒ　１１１１Ｊが送出される。

■ｘｓ　＝ｘｅのとき二１１終回の描画となり、工ｅの
値によってマスクパターンが決定される。この場合、第
４図の表の：ｃｅの値に応じたマスクパターンＭ１がマ
スク生成回路２から送出される。

ここで、第２図の線（２１）を描画する場合について説
明すると、この場合には、まず最初にアドレスレジスタ
４にｒｌ」　（１０進数）、エンドアドレスレジスタ１
に「１０」　（１０進数）という値が夫々格納される。

従って、Ｘ５＝ｒＱ」（１０進数）、ｚｓ＝’ｌ」　（
１０進数）、Ｘｅ−’２」　（１０進数）、：Ｃ１３＝
ｒ２Ｊ　　（１０進数）となる。

（イ）第１回目の描画の場合 Ｘｓ≠Ｘｅであるから上述の〈１）−〇に従い、マスク
パターンはｒＱｌｌｌ、となる（２２＞、そして、アド
レスレジスタ４内のＸ座標の値は加算器６によって「４
」が加算され、’５Ｊ　　（１０進数）となる、すると
、ＸＳ−「１」、工５−ｒｉ、Ｘｅ−「２」、−ｃｅ＝
「２」となる。

（ロ）第２回目の描画の場合 ｘｓ−Ｉ−ｘｅであるため上述の（２）−■に従い、マ
スクパターンはｒ　１１１１　Ｊとなる（２３＞、さら
に、アドレスレジスタ４内のＸ座標の値は加算器６によ
って「４］が加算され、’９」　（１０進数）となる、
すると、Ｘ５＝ｒ２４．工５＝ｒｌＪ、Ｘｅ＝ｒ２」、
工１３＝ｒ２Ｊとなる。

（ハ）第３回目の描画の場合Ｘｓ　＝Ｘｅであるため最
終回の描画となり、上述の（２）−■に従い、マスクパ
ターンはｒ　１１１０Ｊとなる（２４）。

以上で第２図の線（２１）の描画（１行目）は終了とな
る。

次に、図示せぬ次の行（２行目）の描画を行う場合につ
いて説明する。第１図において、図示せぬＣＰＵは割込
み又はステータスのポーリングにより、１行分の描画が
終了したことを知ると、次の行の描画の処理を行う、ま
ず、アドレスレジスタ４に次の行のＹ座標及び開始点の
Ｘ座標（つまり、開始画素のアドレス）を格納する。ま
た、書くべきデータを変更する場合はデータレジスタフ
に新しいピクセルデータを格納する。ａ後に、エンドア
ドレスレジスタ１に終了画素のアドレスを格納する。そ
してエンドアドレスレジスタ１への格納が完了すると、
上述と同様に２行目の描画が行われる。以下、３行目以
降も同様に行われる。

次に第５図を用いて、マスク生成回路２から送出される
マスクパターンとデータレジスタフに格納されたビクセ
ルデータとに応じて表示メモリ３が書替えられる場合の
動作について説明する。

一般に、カラー表示の場合、１つの画素は多ビット（例
えば、８［ｂｉｔｌ　）のビクセルデータで構成される
。このとき、その画素の色は色コードとして取扱われる
。今、第５図に示されているように表示メモリ３内の初
期値が３１、マスクパターンが３２とし、データレジス
タ７内のビクセルデータの値をｒ３３（Ｈ）Ｊとする。

すると、マスクパターンが「１」である画素に対しては
データレジスタ７内のビクセルデータの値ｒ３３　（Ｈ
）Ｊが格納され、マスクパターンが［０」である画素に
対してはその格納が禁止される。つまり、マスクパター
ンが「１」である部分に対応する画素のビクセルデータ
がデータレジスタ７内のビクセルデータの値におきかえ
られることになる。

以上のようにして、表示メモリ３内を書替れば塗りつぶ
しに要する時間を短くすることができるのである。

なお、本実施例においては、４画素単位で描画を行って
いるが、それ以外の数の複数画素単位で描画を行っても
同様の効果があることは明白である０例えば、８画素単
位で描画する場合には加算器６は「８」　（１０進数）
を加算する構成となり、上述のｘｓ　、ｘｅはＸ座標の
下位３　　［ｂｉｔＬ　Ｘｓ　。

Ｘｅはその下位３　［ｂｉｔｌを除いた値となる。また
、それにともない第３図、第４図の一：ｃＳ　、ｘｆ３
の値は「０」〜「７」となる、さらにまた、マスクパタ
ーンＭＯはｒ　１１１１１１１１、〜ｒ　００００００
０１　、　、マスクパターンＭ１はｒ　１００００００
０．〜ｒ　１１１１１１１１　、となる。

つまり、描画を行う単位に応じて、第３図、第４図の各
表の内容が決定されるのである。

また、本実施例では１行内に１本の線がある場合につい
て説明したが、１行内に２本の線がある場合であっても
当然その描画は可能である。この場合には夫々、別の線
として取扱われ、描画は全く別々に行われるのである。

したがって、１行に複数の線がある場合にも塗りつぶし
が可能となる。

なお、本発明においては、塗りつぶしを高速に行うこと
ができる回路を提供しているが、反対にすでに塗りつぶ
されているものを高速にクリアすることも可能であるこ
とは明白である。この場合には、データレジスタの内容
をクリアして、同様の処理を行えば良い。

九肌立素遇 以上説明したように本発明は開始画素のアドレスと終了
画素のアドレスとを入力とし、複数画素単位で描画する
ことにより、塗りつぶしに要する時間が短く、高速に塗
りつぶしを行うことができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例による塗りつぶし回路の構成
を示すブロック図、第２図は線とマスクパターンとの関
係の例を示す概念図、第３図はアドレスレジスタ４内の
：ｃＳの値とマスクパターンとの関係を示す表、第４図
はエンドレジスタ１内のｘｅの値とマスクパターンとの
関係を示す表、第５図はマスクパターンとビクセルデー
タとの関係を示す概念図である。 主要部分の符号の説明 １・・・・・・エンドアドレスレジスタ２・・・・・・
マスク生成回路 ３・・・・・・表示メモリ ４・・・・・・アドレスレジスタ ６・・・・・・加算器 ７・・・・・・データレジスタ

Claims (1)

【特許請求の範囲】
1. （１）描画を開始すべき表示画面上の開始画素を示す開
   始位置情報及びこの開始画素と同一の行に属し、描画を
   終了すべき終了画素を示す終了位置情報を入力とし、前
   記開始画素と前記終了画素との間の画素の描画を行う塗
   りつぶし回路であって、前記表示画面上の１行を構成す
   る画素をＮ（Ｎ≧２）画素単位で順に描画する描画手段
   と、前記開始画素が属するＮ画素単位中の該開始画素の
   位置より描画順序が前の画素に対する描画を禁止する第
   １の禁止手段と、前記終了画素が属するＮ画素単位中の
   該終了画素の位置より描画順序が後の画素に対する描画
   を禁止する第２の禁止手段とを有することを特徴とする
   塗りつぶし回路。