JPH02181237A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH02181237A JPH02181237A JP64000305A JP30589A JPH02181237A JP H02181237 A JPH02181237 A JP H02181237A JP 64000305 A JP64000305 A JP 64000305A JP 30589 A JP30589 A JP 30589A JP H02181237 A JPH02181237 A JP H02181237A
- Authority
- JP
- Japan
- Prior art keywords
- microprocessor
- data
- sampling
- tracer
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、特に電子計算機のチャネル装置のマイクロプ
ロセッサのように、電子計算機と入出力装置間のインタ
フェースをトレースするマイクロプロセッサに関する。
ロセッサのように、電子計算機と入出力装置間のインタ
フェースをトレースするマイクロプロセッサに関する。
電子計算機システムにおいて、入出力動作に関連する障
害が発生した場合、それがいずれの装置に起因している
か、あるいは、どのような種類の入出力動作中に障害が
発生したかを判別する必要がある。そこで、電子計算機
と入出力装置間で授受しているインタフェース信号をト
レース可能なインタフェーストレーサが存在する。この
種の装置として関連するものには、例えば特開昭６１−
２６７１５１号がある。
害が発生した場合、それがいずれの装置に起因している
か、あるいは、どのような種類の入出力動作中に障害が
発生したかを判別する必要がある。そこで、電子計算機
と入出力装置間で授受しているインタフェース信号をト
レース可能なインタフェーストレーサが存在する。この
種の装置として関連するものには、例えば特開昭６１−
２６７１５１号がある。
従来技術のインタフェーストレーサは装置が大型であり
、障害発生時に電子計算機と入出力装置間に継ぎ込んで
使用する独立型装置であった。
、障害発生時に電子計算機と入出力装置間に継ぎ込んで
使用する独立型装置であった。
そのため最初の障害発生時にはトレースが採取できず、
トレーサを継いだ後再現テス１−をする必要があった。
トレーサを継いだ後再現テス１−をする必要があった。
さらに、トレースすべきチャネルバスを限定できない障
害の場合には複数個のトレーサが必要であった。
害の場合には複数個のトレーサが必要であった。
本発明の目的は、電子計算機の全チャネルパスに関し、
常時工／○インタフェース信号の軌跡をトレース可能で
あり、かつ、装置の着脱が不要で、かつコンパクトであ
り、上記の不具合点が解消されており、かつ、チャネル
プロセッサのマイクロ命令の動作軌跡も同時にトレース
することにより、障害解析をさらに容易にするチャネル
装置およびトレーサ装置を実現することにある。
常時工／○インタフェース信号の軌跡をトレース可能で
あり、かつ、装置の着脱が不要で、かつコンパクトであ
り、上記の不具合点が解消されており、かつ、チャネル
プロセッサのマイクロ命令の動作軌跡も同時にトレース
することにより、障害解析をさらに容易にするチャネル
装置およびトレーサ装置を実現することにある。
上記目的は、チャネル装置のマイクロプロセッサチップ
にマイクロ命令の動作軌跡と、Ｉ１０インタフェース信
号の軌跡を同時にトレースするトレーサを内蔵してしま
うことにより達成される。
にマイクロ命令の動作軌跡と、Ｉ１０インタフェース信
号の軌跡を同時にトレースするトレーサを内蔵してしま
うことにより達成される。
具体的には、上記マイクロプロセッサは、マイクロ命令
アドレスをサンプリングする第１の手段、外部インタフ
ェースであるＩ１０インタフェース信号をサンプリング
する第２の手段、サンプリンタ結果のマイクロ命令アド
レスとＩ１０インタフェース信号を格納・保持する手段
、および、上記格納・保持手段からデータを読み出し、
プロセッサチップの外部にデータを取り出す手段を具備
することにより達成される。
アドレスをサンプリングする第１の手段、外部インタフ
ェースであるＩ１０インタフェース信号をサンプリング
する第２の手段、サンプリンタ結果のマイクロ命令アド
レスとＩ１０インタフェース信号を格納・保持する手段
、および、上記格納・保持手段からデータを読み出し、
プロセッサチップの外部にデータを取り出す手段を具備
することにより達成される。
前記第１のサンプリング手段は、マイクロ命令アドレス
レジスタが更新される毎にサンプリング信号を発生する
。前記第２のサンプリング手段は、工／○インタフェー
ス信号の受信信号レジスタの内容が変化する毎と、送信
信号レジスタの内容を更新する毎にサンプリング信号を
発生する。前記格納・保持手段は、例えばＲＡＭ （Ｒ
ａ ｎ ｄ ｏ ｍＡ ｃ ｃ ｅ ｓ ｓ Ｍ ｅ
ｍ ｏ ｒ ｙ ）で実現され上記サンプリング信号
に同期して、マイクロ命令アドレスレジスタの内容、及
び受信信号レジスタ／送信信号レジスタの内容を順次格
納・保持手段の内へ記憶する。該格納・保持手段は、ア
ドレス付けされた複数のワードから構成され、各ワード
のビット輻は１回のサンプリングでトレースするデータ
量で決定される。該格納・保持手段は１−レーサアドレ
スレジスタとアドレス更新機能を有しており、１〜レー
サアドレスレジスタの示すワードへデータが書き込まれ
、書き込み終了するとトレーサアドレスレジスタの内容
は更新される。前記データ取り出し手段は、トレースデ
ータの取り出しが指示されると指示された読出しアドレ
スに従って、前記格納・保持手段からデータを読み出し
、マイクロプロセッサチップの外部にデータを取り出す
。
レジスタが更新される毎にサンプリング信号を発生する
。前記第２のサンプリング手段は、工／○インタフェー
ス信号の受信信号レジスタの内容が変化する毎と、送信
信号レジスタの内容を更新する毎にサンプリング信号を
発生する。前記格納・保持手段は、例えばＲＡＭ （Ｒ
ａ ｎ ｄ ｏ ｍＡ ｃ ｃ ｅ ｓ ｓ Ｍ ｅ
ｍ ｏ ｒ ｙ ）で実現され上記サンプリング信号
に同期して、マイクロ命令アドレスレジスタの内容、及
び受信信号レジスタ／送信信号レジスタの内容を順次格
納・保持手段の内へ記憶する。該格納・保持手段は、ア
ドレス付けされた複数のワードから構成され、各ワード
のビット輻は１回のサンプリングでトレースするデータ
量で決定される。該格納・保持手段は１−レーサアドレ
スレジスタとアドレス更新機能を有しており、１〜レー
サアドレスレジスタの示すワードへデータが書き込まれ
、書き込み終了するとトレーサアドレスレジスタの内容
は更新される。前記データ取り出し手段は、トレースデ
ータの取り出しが指示されると指示された読出しアドレ
スに従って、前記格納・保持手段からデータを読み出し
、マイクロプロセッサチップの外部にデータを取り出す
。
上記読出しアドレスは、例えばビット単位にアドレス付
けされるならば、前記格納保持手段の対応する１ビツト
のデータを読み出し、チップ外部へ１ピツ１へのデータ
として取り出す。従って、この場合は、トレースデータ
取り出しのためにマイクロプロセッサにはデータ信号は
１本割り当てれば良い。
けされるならば、前記格納保持手段の対応する１ビツト
のデータを読み出し、チップ外部へ１ピツ１へのデータ
として取り出す。従って、この場合は、トレースデータ
取り出しのためにマイクロプロセッサにはデータ信号は
１本割り当てれば良い。
以下、本発明の一実施例を図を用いて説明する。
第１図は、本発明のマイクロプロセッサＣＨ，１のブロ
ック図である。本発明のマイクロプロセッサＣＨ，１は
電子計算機のチャネル装置としての機能を実行する。第
２図はマイクロプロセッサＣＨ，１の動作を制御するマ
イクロ命令とデータを格納するメモリ装置Ｇｓ、２であ
る。マイクロプロセッサＣＨ，ｌはＧＳ、２のアドレス
を示すＧＳＡＲ，１０，Ｏ３，２（７４き込みデータレ
ジスタＧＳＩＲ，１１、読出しデータレジスタＧＳＤＲ
，１２、演算器ＡＬＵ、１３、汎用レジスタ群ＯＲ，１
４、内部メ−Ｔ−１，ｌｌＢ５．１５、外部インタフェ
ースである工／○インタフェース信号、ＴＡＧＩＮ、５
０．ＴＡＧＯＵＴ、５１、ＢＵＳＩＮ、５２、ＢＵＳＯ
ＵＴ、５３用１７）Ｌ／ジスタＩＮＴＡＧ、１６、○Ｔ
ＡＧ、１７．ＢＩＲ。
ック図である。本発明のマイクロプロセッサＣＨ，１は
電子計算機のチャネル装置としての機能を実行する。第
２図はマイクロプロセッサＣＨ，１の動作を制御するマ
イクロ命令とデータを格納するメモリ装置Ｇｓ、２であ
る。マイクロプロセッサＣＨ，ｌはＧＳ、２のアドレス
を示すＧＳＡＲ，１０，Ｏ３，２（７４き込みデータレ
ジスタＧＳＩＲ，１１、読出しデータレジスタＧＳＤＲ
，１２、演算器ＡＬＵ、１３、汎用レジスタ群ＯＲ，１
４、内部メ−Ｔ−１，ｌｌＢ５．１５、外部インタフェ
ースである工／○インタフェース信号、ＴＡＧＩＮ、５
０．ＴＡＧＯＵＴ、５１、ＢＵＳＩＮ、５２、ＢＵＳＯ
ＵＴ、５３用１７）Ｌ／ジスタＩＮＴＡＧ、１６、○Ｔ
ＡＧ、１７．ＢＩＲ。
１８、ＢＯＲ，２０、データバッファメモリＣＢＳ、１
９、もう一つの外部インタフェースＸＢＳＤＩ−（，５
４用のレジスタＦＤＲ，２１、ＳＤＲ，２２，５ＣＡＮ
ＬＯＧＩＣ，２８，）−レーサメモリＴＲＣ，２３
、トレーサアドレスレジスタＴＡＲＣ，２５、ＴＡＲｌ
、２６とその他のレジスタ、制御用フリップフロップ（
Ｆ、Ｆ）、その他の外部インタフェース信号から成る。
９、もう一つの外部インタフェースＸＢＳＤＩ−（，５
４用のレジスタＦＤＲ，２１、ＳＤＲ，２２，５ＣＡＮ
ＬＯＧＩＣ，２８，）−レーサメモリＴＲＣ，２３
、トレーサアドレスレジスタＴＡＲＣ，２５、ＴＡＲｌ
、２６とその他のレジスタ、制御用フリップフロップ（
Ｆ、Ｆ）、その他の外部インタフェース信号から成る。
次ぎにマイクロプロセッサＣＨ，１のトレーサ機能を説
明する。ＧＳＡＲ，１０の内容がｉ番地のときＧＳＤＲ
，１２の内容がブランチ命令であり、ブランチが成立す
るとＴＲＣＴＲＧ ＣＴＬｏ、２９回路よりサンプリ
ング信号ＴＴＲＧＣ。
明する。ＧＳＡＲ，１０の内容がｉ番地のときＧＳＤＲ
，１２の内容がブランチ命令であり、ブランチが成立す
るとＴＲＣＴＲＧ ＣＴＬｏ、２９回路よりサンプリ
ング信号ＴＴＲＧＣ。
１０１がＴＲＣＷＲＣＴＬ、３１［ｉｌ路へ送出される
。又、ＴＡＧＩＮ、５０が変化するか、○ＴＡＧ、１７
へマイクロ命令から更新指示ＤＥＳＯＴＡＧ、１０２
（第５図）があると、ＴＲＣＴＲＧ ＣＴＬｌ、３０
回路よりサンプリング信号ＴＴＲＧ１．１０３がＴＲＣ
ＷＲＣＴＬ。
。又、ＴＡＧＩＮ、５０が変化するか、○ＴＡＧ、１７
へマイクロ命令から更新指示ＤＥＳＯＴＡＧ、１０２
（第５図）があると、ＴＲＣＴＲＧ ＣＴＬｌ、３０
回路よりサンプリング信号ＴＴＲＧ１．１０３がＴＲＣ
ＷＲＣＴＬ。
３１回路へ送出される。ＴＲＣ，２３は１２８ＷＸ３６
ビツトのＲＡＭで構成され、ＴＴＲＧＣ。
ビツトのＲＡＭで構成され、ＴＴＲＧＣ。
１０１がＮ Ｉ ＋＋のとき選択回路、２４により、Ｇ
ＳＡＲ，１０の出力を選択してＴＲＣに回路。
ＳＡＲ，１０の出力を選択してＴＲＣに回路。
３１の制御のもとに書き込む。ＲＡＭ、２３のアドレス
は選択回路、２７によりトレーサアドレスレジスタＴＡ
ＲＣ，２５が選択される。Ｔ”１４Ｇ１、ｌ○３がｒｒ
１ ＋＋のときは、同様に、ＩＴＡＧ。
は選択回路、２７によりトレーサアドレスレジスタＴＡ
ＲＣ，２５が選択される。Ｔ”１４Ｇ１、ｌ○３がｒｒ
１ ＋＋のときは、同様に、ＩＴＡＧ。
１６．０ＴＡＧ、１７、ＢＩＲ，１８，ＢＯＲ。
２０の中の３６ビツトがＴＲＣへ書かれる。
ＲＡＭアドレスはＴＡＲｌ、２６が選択される。
以上の説明した動作をタイムチャートで示したのか第３
図であり、サンプリング信号発生回路。
図であり、サンプリング信号発生回路。
２９、．３０の詳細回路図を第４図及び第５図に示す。
ＴＡ、ＲＣ，２５、ＴＡＲｌ、２６はＴＲＣへの書き込
みが終了すると、第１図に示されるアドレス更新回路に
より、ワードアドレスが更新される。
みが終了すると、第１図に示されるアドレス更新回路に
より、ワードアドレスが更新される。
ＴＲＣ，２３からのトレースデータの取り出し方を説明
する。’１４Ｃへの書き込みは抑止されているとする。
する。’１４Ｃへの書き込みは抑止されているとする。
本マイクロプロセッサＣＨ，１は、保守診断機能として
、全てのＦ、Ｆ、に１１０ ＋＋又は１″′のデータを
１ビット単位に書き込み可能であり、全てのＦ、Ｆ、と
全てのＲＡＭと特定の信号線を１ビット単位に読み出し
可能な外部インタフェース、（１０４〜１０９）とＳ
ＣＡＮＩＮ／○ＵＴ ＬＯＧＬｃ回路、２８を有して
いる。つまり、該論理の対象となるピッ１−は全て線１
０４〜１０７によってアドレス付けされており、ＫＩＤ
、１０８の値を書き込め、ＫＯＤ、１０９へ読み出せる
。該５ＣＡＮ ＬＯＧｉｃ回路。
、全てのＦ、Ｆ、に１１０ ＋＋又は１″′のデータを
１ビット単位に書き込み可能であり、全てのＦ、Ｆ、と
全てのＲＡＭと特定の信号線を１ビット単位に読み出し
可能な外部インタフェース、（１０４〜１０９）とＳ
ＣＡＮＩＮ／○ＵＴ ＬＯＧＬｃ回路、２８を有して
いる。つまり、該論理の対象となるピッ１−は全て線１
０４〜１０７によってアドレス付けされており、ＫＩＤ
、１０８の値を書き込め、ＫＯＤ、１０９へ読み出せる
。該５ＣＡＮ ＬＯＧｉｃ回路。
２８により、トレース結果を１ビツトづつＣＨチップ、
１の外部へ線、１０９から取り出せる。
１の外部へ線、１０９から取り出せる。
本発明によれば、各チャネルのマイクロプロセッサチッ
プにトレーサを内蔵しているため、全てのチャネルパス
に関し、常時マイクロ命令の軌跡と、Ｉ１０インタフェ
ースの軌跡をトレース可能であり、従来の独立形１−レ
ーサ装置のような着脱が不要で、かつコンパクトであり
、障害発生時の解析時間を短縮できるという効果がある
。
プにトレーサを内蔵しているため、全てのチャネルパス
に関し、常時マイクロ命令の軌跡と、Ｉ１０インタフェ
ースの軌跡をトレース可能であり、従来の独立形１−レ
ーサ装置のような着脱が不要で、かつコンパクトであり
、障害発生時の解析時間を短縮できるという効果がある
。
第１図は本発明の一実施例のチャネルマイクロプロセッ
サのブロック図、第２図はマイクロ命令とデータを格納
するメモリ装置を示す図、第３図はトレーサへのサンプ
リング方法を示したタイムチャート、第４図はマイクロ
命令のサンプリング信号発生回路図、第５図は外部イン
タフェース信号のサンプリング信号発生回路図である。 ２３・・・トレーサＲＡＭ。 ２９．３０・・・サンプリンク信号発生回路。 ３１・・・トレーサＲＡＭ書き込み制御回路。 ２５．２６・・・トレーサＲＡＭアドレスレジスタ。 ２８・・・スキャン論理回路。
サのブロック図、第２図はマイクロ命令とデータを格納
するメモリ装置を示す図、第３図はトレーサへのサンプ
リング方法を示したタイムチャート、第４図はマイクロ
命令のサンプリング信号発生回路図、第５図は外部イン
タフェース信号のサンプリング信号発生回路図である。 ２３・・・トレーサＲＡＭ。 ２９．３０・・・サンプリンク信号発生回路。 ３１・・・トレーサＲＡＭ書き込み制御回路。 ２５．２６・・・トレーサＲＡＭアドレスレジスタ。 ２８・・・スキャン論理回路。
Claims (1)
- １、１つのＬＳＩで実現される１チップマイクロプロセ
ッサであって、マイクロ命令の動作軌跡と外部装置との
インタフェース信号の軌跡とをサンプリングする手段と
、前記サンプリング結果を格納・保持する手段と、当該
格納・保持手段からデータを読み出しＬＳＩチップの外
部へ取り出す手段とを内蔵したことを特徴とするマイク
ロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP64000305A JPH02181237A (ja) | 1989-01-06 | 1989-01-06 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP64000305A JPH02181237A (ja) | 1989-01-06 | 1989-01-06 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02181237A true JPH02181237A (ja) | 1990-07-16 |
Family
ID=11470189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP64000305A Pending JPH02181237A (ja) | 1989-01-06 | 1989-01-06 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02181237A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5660762A (en) * | 1994-12-20 | 1997-08-26 | Mitsubishi Gas Chemical Company, Inc. | Two-rings-containing phenyl ester compound and anti-ferroelectric liquid crystal composition containing the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57203162A (en) * | 1981-06-08 | 1982-12-13 | Toshiba Corp | One-chip microcomputer |
| JPS62279438A (ja) * | 1986-05-29 | 1987-12-04 | Mitsubishi Electric Corp | トレ−ス回路 |
-
1989
- 1989-01-06 JP JP64000305A patent/JPH02181237A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57203162A (en) * | 1981-06-08 | 1982-12-13 | Toshiba Corp | One-chip microcomputer |
| JPS62279438A (ja) * | 1986-05-29 | 1987-12-04 | Mitsubishi Electric Corp | トレ−ス回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5660762A (en) * | 1994-12-20 | 1997-08-26 | Mitsubishi Gas Chemical Company, Inc. | Two-rings-containing phenyl ester compound and anti-ferroelectric liquid crystal composition containing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5625785A (en) | Information processing apparatus having dual buffers for transmitting debug data to an external debug unit | |
| JPS60168244A (ja) | ブレ−ク点回路 | |
| US4630192A (en) | Apparatus for executing an instruction and for simultaneously generating and storing related information | |
| JPS59194245A (ja) | マイクロプログラム制御装置 | |
| US3487375A (en) | Multi-program data processor | |
| JPH02181237A (ja) | マイクロプロセッサ | |
| JPH11282709A (ja) | インサーキットエミュレータ | |
| KR910001708B1 (ko) | 중앙처리장치 | |
| JP2583055B2 (ja) | Ｉｃテストシステム | |
| US3618028A (en) | Local storage facility | |
| Bayliss et al. | The interface processor for the Intel VLSI 432 32-bit computer | |
| JPS6391750A (ja) | ブランチアドレストレ−ス装置 | |
| JP2727947B2 (ja) | アドレストレース方式 | |
| JPS63129432A (ja) | プログラム・アドレス・トレ−ス装置 | |
| JPH01169639A (ja) | 記憶装置 | |
| SU1327112A1 (ru) | Устройство дл отладки программ | |
| JPS60218146A (ja) | 記憶装置アドレス制御方式 | |
| JPS6242302B2 (ja) | ||
| JPH10240525A (ja) | 情報処理装置 | |
| JPH0266668A (ja) | マルチプロセツサバスのデータトレース方法 | |
| JPS62251848A (ja) | メモリ制御方式 | |
| JPH01274251A (ja) | 使用履歴記憶装置 | |
| JPH01296355A (ja) | データ処理装置 | |
| JPH05342378A (ja) | エバリエーションチップ | |
| JPS62130436A (ja) | トレ−ス制御装置 |