JPH02180031A - 電界効果型半導体装置の製造方法 - Google Patents
電界効果型半導体装置の製造方法Info
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- JPH02180031A JPH02180031A JP33551188A JP33551188A JPH02180031A JP H02180031 A JPH02180031 A JP H02180031A JP 33551188 A JP33551188 A JP 33551188A JP 33551188 A JP33551188 A JP 33551188A JP H02180031 A JPH02180031 A JP H02180031A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は電界効果型半導体装置の製造方法に関する。
今日、ＧａＡｓＦＥＴ、ＧａＡｓ ＩＣのゲート金属、
配線金属としてＷ、Ｔａ、Ｍｏなどのリフラクトリ金属
あるいはそのシリサイド系金属が多く利用されている。
配線金属としてＷ、Ｔａ、Ｍｏなどのリフラクトリ金属
あるいはそのシリサイド系金属が多く利用されている。
この理由は、高温熱処理に耐えるショットキ金属である
ことからイオン注入後のアニール処理が可能となり、例
えばソース、トレインのオーミックコンタクト層でｎ”
ＧａＡｓ層をゲート金属を介して対称あるいは非対称
に位置させる所謂セルフアラインメント形成が容易にで
きることにある。
ことからイオン注入後のアニール処理が可能となり、例
えばソース、トレインのオーミックコンタクト層でｎ”
ＧａＡｓ層をゲート金属を介して対称あるいは非対称
に位置させる所謂セルフアラインメント形成が容易にで
きることにある。
しかしながら、このリフラクトリ金属は、それまでよく
使われていたＡ４２等に比べ高抵抗であるため、特に１
万ゲ一ト以上のメモリデバイスの高速化や３０ＧＨ２以
上の周波数帯用途のマイクロ波デバイスの利得、雑音指
数の向上が困難である。
使われていたＡ４２等に比べ高抵抗であるため、特に１
万ゲ一ト以上のメモリデバイスの高速化や３０ＧＨ２以
上の周波数帯用途のマイクロ波デバイスの利得、雑音指
数の向上が困難である。
従って、ゲート金属、配線金属の低抵抗化が必須となり
、この対応として低抵抗金属であるＡｕを重ねることが
一般的である。
、この対応として低抵抗金属であるＡｕを重ねることが
一般的である。
この製造方法の従来の技術として例えば第３図に示すも
のがある（例として、米国特許箱４．２１３゜８４０号
）。
のがある（例として、米国特許箱４．２１３゜８４０号
）。
先ず、第３図（ａ）のように、ＧａＡｓ基板２１上にゲ
ート部に当たる部分を窓あけ２２ａした第１層のフォト
レジスト２２をバターニングし、この上に同図（ｂ）の
ようにＡｕ／ＴｉＷ膜２３を被着する。
ート部に当たる部分を窓あけ２２ａした第１層のフォト
レジスト２２をバターニングし、この上に同図（ｂ）の
ようにＡｕ／ＴｉＷ膜２３を被着する。
次いで、同図（Ｃ）のように、この上に第１層のフォト
レジスト２２より大きく窓あけ２４ａした第２層のフォ
トレジスト２４をバターニングする。そして、同図（ｄ
）のように、Ａ ｕ ／ Ｔ ｉ Ｗ２Ｂ層を電流パス
にしてＡｕ２５を厚くめっきする。
レジスト２２より大きく窓あけ２４ａした第２層のフォ
トレジスト２４をバターニングする。そして、同図（ｄ
）のように、Ａ ｕ ／ Ｔ ｉ Ｗ２Ｂ層を電流パス
にしてＡｕ２５を厚くめっきする。
最後に、同図（ｄ）のように、第２層のフォトレジスト
２４を除去し、かつＡｕ／ＴｉＷ２３層のＡｕ２５を電
解エツチングし、ＴｉＷをＨｚＯｚ系エツチング液で除
去し、しかる上で第１層のフォトレジスト２２を除去す
る。
２４を除去し、かつＡｕ／ＴｉＷ２３層のＡｕ２５を電
解エツチングし、ＴｉＷをＨｚＯｚ系エツチング液で除
去し、しかる上で第１層のフォトレジスト２２を除去す
る。
更に、その後同図（ｅ）のように、全面にパッシベーシ
ョン膜２６を形成することにより完成される。
ョン膜２６を形成することにより完成される。
上述した従来の低抵抗金属を重ねる電界効果型半導体装
置の製造方法は次のような問題がある。
置の製造方法は次のような問題がある。
（１）ｎ” ＧａＡｓ層のセルフアラインメント形成が
困難であること。即ち、Ａｕを被着したのちセルフアラ
インメントによってｎ′″ＧａＡｓ層を形成し、その８
００〜９００’Ｃのアニールを行うと上層金属のＡｕが
拡散したり合金化反応を起こし、良好なショットキ接合
を維持することができなくなる。
困難であること。即ち、Ａｕを被着したのちセルフアラ
インメントによってｎ′″ＧａＡｓ層を形成し、その８
００〜９００’Ｃのアニールを行うと上層金属のＡｕが
拡散したり合金化反応を起こし、良好なショットキ接合
を維持することができなくなる。
（２）これを回避するためにゲート金属被着前にｎ“Ｇ
ａＡｓ層を形成すると、リフラクトリ金属を用いたセル
フアラインメント形成の長所を生かせなくなる。
ａＡｓ層を形成すると、リフラクトリ金属を用いたセル
フアラインメント形成の長所を生かせなくなる。
（３）ゲートの形状が必然的に“Ｔ”字状になることか
ら、第３図（ｅ）のようにパッシベーション膜２６を堆
積するとゲートの庇の直下にもパッシベーション膜２６
が被着するので、ゲートとＧａＡｓ基板２１間で寄生容
量Ｃを持つことになり、デバイス機能が低下する。
ら、第３図（ｅ）のようにパッシベーション膜２６を堆
積するとゲートの庇の直下にもパッシベーション膜２６
が被着するので、ゲートとＧａＡｓ基板２１間で寄生容
量Ｃを持つことになり、デバイス機能が低下する。
本発明は上述した問題を解消した電界効果型半導体装置
を製造する方法を提供することを目的とする。
を製造する方法を提供することを目的とする。
本発明の製造方法は、基板上にゲート金属を形成し、こ
のゲート金属を用いて活性層を形成する工程と、このゲ
ート金属上に絶縁膜を堆積し、かつこの上に平坦性に優
れた膜を堆積させた上で、これらをエツチングバックし
て前記ゲート金属の表面を露出させる工程と、該ゲート
金属を窓あけするレジストパターンを形成し、かつこれ
を熱処理してレジストパターンにテーパを設ける工程と
、前記ゲート金属及びレジストパターン上に低抵抗金属
を選択的に形成する工程と、前記レジストパターン及び
絶縁膜を除去する工程と、全面にパッシベーション膜を
形成する工程とを含んでいる。
のゲート金属を用いて活性層を形成する工程と、このゲ
ート金属上に絶縁膜を堆積し、かつこの上に平坦性に優
れた膜を堆積させた上で、これらをエツチングバックし
て前記ゲート金属の表面を露出させる工程と、該ゲート
金属を窓あけするレジストパターンを形成し、かつこれ
を熱処理してレジストパターンにテーパを設ける工程と
、前記ゲート金属及びレジストパターン上に低抵抗金属
を選択的に形成する工程と、前記レジストパターン及び
絶縁膜を除去する工程と、全面にパッシベーション膜を
形成する工程とを含んでいる。
ここで、低抵抗金属を選択的に形成する方法としては、
ゲート金属及びレジストパターン上に低抵抗金属を堆積
した上で、第２のフォトレジス１〜を利用して該低抵抗
金属を選択エツチングする方法が採用できる。
ゲート金属及びレジストパターン上に低抵抗金属を堆積
した上で、第２のフォトレジス１〜を利用して該低抵抗
金属を選択エツチングする方法が採用できる。
また、他の方法としては、ゲート金属及びレジストパタ
ーン上にめっき電流パス用金属を堆積し、かつ第２のフ
ォトレジストを形成した上で、このフォトレジストをマ
スクにした選択めっき法も採用できる。
ーン上にめっき電流パス用金属を堆積し、かつ第２のフ
ォトレジストを形成した上で、このフォトレジストをマ
スクにした選択めっき法も採用できる。
上述した製造方法では、先に活性層を形成するために、
低抵抗金属による拡散や合金化を防止して好適なショッ
トキ接合を確保する。また、ゲートを７字状に形成し、
パッシベーション膜による寄生容量の発生を防止する。
低抵抗金属による拡散や合金化を防止して好適なショッ
トキ接合を確保する。また、ゲートを７字状に形成し、
パッシベーション膜による寄生容量の発生を防止する。
次に、本発明を図面を参照して説明する。
第１図（ａ）乃至（ｇ）は本発明の電界効果型半導体装
置の製造方法の第１実施例を工程順に示す縦断面図であ
る。
置の製造方法の第１実施例を工程順に示す縦断面図であ
る。
先ず、第１図（ａ）のように、半絶縁性Ｇ ａ Ａｓ基
板１に活性層であるｎＧａＡｓ層２とＷＳｉゲート４を
形成し、このＷＳｉゲート４をマスクにセルフアライン
メントでイオン注入し、かつ８００〜９００°Ｃのアニ
ールによりこれらの層を電気的に活性化してコンタクト
層となるｎ’ ＧａＡｓ層３を形成する。その後、ＣＶ
Ｄ法によりＳｉＯ□膜５をＷＳｉゲート４の高さより厚
く堆積させ、その上に平坦性レジスト６を塗布し、かつ
ベータして平滑化を行う。
板１に活性層であるｎＧａＡｓ層２とＷＳｉゲート４を
形成し、このＷＳｉゲート４をマスクにセルフアライン
メントでイオン注入し、かつ８００〜９００°Ｃのアニ
ールによりこれらの層を電気的に活性化してコンタクト
層となるｎ’ ＧａＡｓ層３を形成する。その後、ＣＶ
Ｄ法によりＳｉＯ□膜５をＷＳｉゲート４の高さより厚
く堆積させ、その上に平坦性レジスト６を塗布し、かつ
ベータして平滑化を行う。
次に、同図（ｂ）のように、ＣＦ４．ＣＨＦ３ガスもし
くはこれに０２ガスを添加したガス系を用いた反応性リ
アクティブイオンエツチングでＷＳｉゲート４表面が露
出するまで平坦性レジスト６及びＳｉｎｇ膜５をエツチ
ングバックする。このとき、平坦性レジスト６とＳｉＯ
□膜５とのエツチング速度比が１＝１になる条件で行う
。
くはこれに０２ガスを添加したガス系を用いた反応性リ
アクティブイオンエツチングでＷＳｉゲート４表面が露
出するまで平坦性レジスト６及びＳｉｎｇ膜５をエツチ
ングバックする。このとき、平坦性レジスト６とＳｉＯ
□膜５とのエツチング速度比が１＝１になる条件で行う
。
次に、同図（ｃ）のように、ＷＳｉゲート４の幅より広
く窓あけしたフォトレジスト７をパターニングする。
く窓あけしたフォトレジスト７をパターニングする。
その後、同図（ｄ）のように、２００°Ｃのハードべ−
りを行いフォトレジスト７のパターンの断面が所定の角
度になるようにテーパー化させる。
りを行いフォトレジスト７のパターンの断面が所定の角
度になるようにテーパー化させる。
次に、同図（ｅ）のように、低抵抗金属のＡｕとＰｔ、
Ｔｉをスパッタ蒸着してＡ ｕ ／ Ｐ ｔ ／ Ｔ
ｉ膜８を形成し、この上にＷＳｉゲート４の幅より広い
フォトレジスト９を形成する。
Ｔｉをスパッタ蒸着してＡ ｕ ／ Ｐ ｔ ／ Ｔ
ｉ膜８を形成し、この上にＷＳｉゲート４の幅より広い
フォトレジスト９を形成する。
次に、同図（ｆ）のように、フォトレジスト９をマスク
にＡ ｕ ／ Ｐ ｔ ／ Ｔ ｉ膜８をイオンミリン
グ法でドライ加工する。その後、マスクとしてのフォト
レジスト９及び下地のフォトレジスト７を有機溶剤また
は０□プラズマで除去する。
にＡ ｕ ／ Ｐ ｔ ／ Ｔ ｉ膜８をイオンミリン
グ法でドライ加工する。その後、マスクとしてのフォト
レジスト９及び下地のフォトレジスト７を有機溶剤また
は０□プラズマで除去する。
しかる後、同図（ｅ）のように、ＳｉＯ□膜５をＣＦ
ａ系ガスによるプラズマエツチングで等方的にドライエ
ツチングし除去する。その後、パッシベーション膜１０
を被覆することで、完成される。
ａ系ガスによるプラズマエツチングで等方的にドライエ
ツチングし除去する。その後、パッシベーション膜１０
を被覆することで、完成される。
このように製造された半導体装置では、リフラクトリ金
属でゲートを形成した後にｎ” ＧａＡｓ層３を形成し
、その後にＡｕ膜８を形成しているので、Ａｕの拡散や
合金化が防止でき、良好なショットキ接合が確保できる
。また、Ａｕを含むゲート形状はＹ字状に形成されるた
め、ＷＳｉゲート４端とＧａＡｓ基板１間にパッシベー
ション膜１０が介在されることはなく、寄生容量を防止
してデバイス機能の低下が防止できる。
属でゲートを形成した後にｎ” ＧａＡｓ層３を形成し
、その後にＡｕ膜８を形成しているので、Ａｕの拡散や
合金化が防止でき、良好なショットキ接合が確保できる
。また、Ａｕを含むゲート形状はＹ字状に形成されるた
め、ＷＳｉゲート４端とＧａＡｓ基板１間にパッシベー
ション膜１０が介在されることはなく、寄生容量を防止
してデバイス機能の低下が防止できる。
第２図（ａ）乃至（ｄ）は本発明の第２実施例の一部を
製造工程順に示す縦断面図である。なお、この第２実施
例では、第１図（ａ）乃至（ｄ）までの工程は、全く同
じである。
製造工程順に示す縦断面図である。なお、この第２実施
例では、第１図（ａ）乃至（ｄ）までの工程は、全く同
じである。
第１図（ｄ）の工程の後、第２図（ａ）のように、フォ
トレジスト７上に、めっき電流パス用にＡｕ／Ｔｉ膜１
１をスパッタ蒸着し、ＷＳｉゲート４の幅より広く窓あ
けしたフォトレジスト１２を形成する。
トレジスト７上に、めっき電流パス用にＡｕ／Ｔｉ膜１
１をスパッタ蒸着し、ＷＳｉゲート４の幅より広く窓あ
けしたフォトレジスト１２を形成する。
次に、同図（ｂ）のように、めっき法でフォトレジスト
１２の窓内にＡｕ１３を選択的に被着させる。
１２の窓内にＡｕ１３を選択的に被着させる。
その後、同図（Ｃ）のように、フォトレジスト１２を除
去し、続いてＡｕ／Ｔｉ膜１１をイオンミリング法で除
去する。このとき、Ａｕ１３表面も同時にエツチングさ
れるため、Ａｕ１３はこの目減りを見込んで充分厚くめ
っきを行っておく。
去し、続いてＡｕ／Ｔｉ膜１１をイオンミリング法で除
去する。このとき、Ａｕ１３表面も同時にエツチングさ
れるため、Ａｕ１３はこの目減りを見込んで充分厚くめ
っきを行っておく。
続いて、露出したフォトレジスト７を有機溶剤または０
２プラズマで除去する。
２プラズマで除去する。
最後に、同図（ｄ）のように、Ｓ ｉ Ｏｚ膜５を除去
しパッシベーション膜１４を被覆する。
しパッシベーション膜１４を被覆する。
この第２実施例においても、第１実施例と同様に、先に
ｎ′″ＧａＡｓ層を製造し、かつＹ字状のゲートを構成
しているので、良好なショットキ接合を得ることができ
、かつデバイス機能の低下が防止できる。
ｎ′″ＧａＡｓ層を製造し、かつＹ字状のゲートを構成
しているので、良好なショットキ接合を得ることができ
、かつデバイス機能の低下が防止できる。
なお、以上の説明はゲート金属についてであるが、配線
金属についても同様に通用できることは言うまでもない
。
金属についても同様に通用できることは言うまでもない
。
以上説明したように本発明は、低抵抗金属のゲートを形
成する前に活性層を形成しているので、低抵抗金属の拡
散２合金化を防止でき、好適なショットキ接合が確保で
きる。また、低抵抗金属をＹ字状のゲートとして形成で
き、ゲートの抵抗値を大幅に低減すると共に、パッシベ
ーション膜による寄生容量を回避することができる。こ
の結果、素子の高集積化やゲート長短縮化を図る一方で
、ゲート幅増大に伴う配線の寄生抵抗や寄生容量の増大
を解消し、動作の高速化、利得向上、低雑化が実現でき
る効果がある。
成する前に活性層を形成しているので、低抵抗金属の拡
散２合金化を防止でき、好適なショットキ接合が確保で
きる。また、低抵抗金属をＹ字状のゲートとして形成で
き、ゲートの抵抗値を大幅に低減すると共に、パッシベ
ーション膜による寄生容量を回避することができる。こ
の結果、素子の高集積化やゲート長短縮化を図る一方で
、ゲート幅増大に伴う配線の寄生抵抗や寄生容量の増大
を解消し、動作の高速化、利得向上、低雑化が実現でき
る効果がある。
第１図（ａ）乃至（ｇ）は本発明の第１実施例を製造工
程順に示す縦断面図、第２図（ａ）乃至（ｄ）は本発明
の第２実施例の一部を製造工程順に示す縦断面図、第３
図（ａ）乃至（ｅ）は従来の製造方法を製造工程順に示
す縦断面図である。 １・・・半絶縁性ＧａＡｓ基板、２・・・ｎＧａＡｓ層
、３−ｎ”ＧａＡｓ層、４−ＷＳｉ層、５・＝ＳｉＯ。 膜、６・・・平坦性レジスト、７・・・フォトレジス１
−１８・・・Ａ ｕ ／ Ｐ Ｌ ／ Ｔ ｉ膜、９・
・・フォトレジスト、１０・・・パッシベーション膜、
１１・・・Ｔｉ−Ａｕ膜、１２・・・フォトレジスト、
１３・・・Ａｕ膜、１４・・・パッシベーション膜、２
１・・・ＧａＡｓ基ｔ７ｉ、２２・・・第１層フォトレ
ジスト、２３・・・Ａ ｕ ／ Ｔ ｉ Ｗ膜、２４・
・・第２層フォトレジスト、２５・・・Ａｕ膜、２６・
・・パッシベーション膜。 ■ 第２ 図
程順に示す縦断面図、第２図（ａ）乃至（ｄ）は本発明
の第２実施例の一部を製造工程順に示す縦断面図、第３
図（ａ）乃至（ｅ）は従来の製造方法を製造工程順に示
す縦断面図である。 １・・・半絶縁性ＧａＡｓ基板、２・・・ｎＧａＡｓ層
、３−ｎ”ＧａＡｓ層、４−ＷＳｉ層、５・＝ＳｉＯ。 膜、６・・・平坦性レジスト、７・・・フォトレジス１
−１８・・・Ａ ｕ ／ Ｐ Ｌ ／ Ｔ ｉ膜、９・
・・フォトレジスト、１０・・・パッシベーション膜、
１１・・・Ｔｉ−Ａｕ膜、１２・・・フォトレジスト、
１３・・・Ａｕ膜、１４・・・パッシベーション膜、２
１・・・ＧａＡｓ基ｔ７ｉ、２２・・・第１層フォトレ
ジスト、２３・・・Ａ ｕ ／ Ｔ ｉ Ｗ膜、２４・
・・第２層フォトレジスト、２５・・・Ａｕ膜、２６・
・・パッシベーション膜。 ■ 第２ 図
Claims (1)
- １、基板上にゲート金属を形成し、このゲート金属を用
いて活性層を形成する工程と、このゲート金属上に絶縁
膜を堆積し、かつこの上に平坦性に優れた膜を堆積させ
た上で、これらをエッチングバックして前記ゲート金属
の表面を露出させる工程と、該ゲート金属を窓あけする
レジストパターンを形成し、かつこれを熱処理してレジ
ストパターンにテーパを設ける工程と、前記ゲート金属
及びレジストパターン上に低抵抗金属を選択的に形成す
る工程と、前記レジストパターン及び絶縁膜を除去する
工程と、全面にパッシベーション膜を形成する工程とを
含むことを特徴とする電界効果型半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33551188A JPH02180031A (ja) | 1988-12-29 | 1988-12-29 | 電界効果型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33551188A JPH02180031A (ja) | 1988-12-29 | 1988-12-29 | 電界効果型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02180031A true JPH02180031A (ja) | 1990-07-12 |
Family
ID=18289392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33551188A Pending JPH02180031A (ja) | 1988-12-29 | 1988-12-29 | 電界効果型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02180031A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5620909A (en) * | 1995-12-04 | 1997-04-15 | Lucent Technologies Inc. | Method of depositing thin passivating film on microminiature semiconductor devices |
-
1988
- 1988-12-29 JP JP33551188A patent/JPH02180031A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5620909A (en) * | 1995-12-04 | 1997-04-15 | Lucent Technologies Inc. | Method of depositing thin passivating film on microminiature semiconductor devices |
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