JPH0217730A - ディジタルａｇｃ回路 - Google Patents
ディジタルａｇｃ回路Info
- Publication number
- JPH0217730A JPH0217730A JP16673988A JP16673988A JPH0217730A JP H0217730 A JPH0217730 A JP H0217730A JP 16673988 A JP16673988 A JP 16673988A JP 16673988 A JP16673988 A JP 16673988A JP H0217730 A JPH0217730 A JP H0217730A
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- JP
- Japan
- Prior art keywords
- output
- value
- multiplier
- gain amplifier
- variable gain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007257 malfunction Effects 0.000 claims abstract description 5
- 238000001514 detection method Methods 0.000 claims description 3
- 230000002542 deteriorative effect Effects 0.000 abstract description 2
- 230000001133 acceleration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 230000001629 suppression Effects 0.000 description 1
Landscapes
- Circuits Of Receivers In General (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタルＡ Ｇ Ｃ回路に係り、特に、低コ
ストで、有線・無線に係わらずほとんど全ての通信に使
用できる性卵の高いディジタルＡＧＣ回路に関する。
ストで、有線・無線に係わらずほとんど全ての通信に使
用できる性卵の高いディジタルＡＧＣ回路に関する。
従来のディジタルＡＧＣ回路は、特開昭６０−１１４０
０８号公報に記軟さｈている様に、可変利得アンプを乗
算器によシ構成している。
０８号公報に記軟さｈている様に、可変利得アンプを乗
算器によシ構成している。
上記従来技術では、利得を変化させるために小数点乗算
をしなければならない。この小数点乗算は、ＤＳＰ等の
プロセッサを使用する場合には容易に実行することがで
きるが、演算速度に限界があるという問題がある。この
問題を回避するため、小数点演算を実行するハードウェ
アを構成すると、その計算回路の規模が太き（なシ、コ
ストが嵩んでしまうという新た々問題が生じてしまう。
をしなければならない。この小数点乗算は、ＤＳＰ等の
プロセッサを使用する場合には容易に実行することがで
きるが、演算速度に限界があるという問題がある。この
問題を回避するため、小数点演算を実行するハードウェ
アを構成すると、その計算回路の規模が太き（なシ、コ
ストが嵩んでしまうという新た々問題が生じてしまう。
本発明の目的は、その特性を劣化させることなく高速化
且つ低コスト化を容易に実現するディジタルＡＧＣ回路
を提供することにある。
且つ低コスト化を容易に実現するディジタルＡＧＣ回路
を提供することにある。
ｃｍ題を解決するための手段〕
上記目的は、可変利得アンプをＲＯＭで構成し、利伊特
性を任意に設定できる様にすることで、達成される。
性を任意に設定できる様にすることで、達成される。
Ｒ，ＯＭによる可変利得アンプは・アドレス値として入
力信号値及び利得制御入力値を入力し、出力値として入
力信号値に利得を乗算した値を得る。
力信号値及び利得制御入力値を入力し、出力値として入
力信号値に利得を乗算した値を得る。
このため、ＲＯＭに格納するデータを注意深く選択する
ことによシ、希望するＡＧＯ％性を得ることができる。
ことによシ、希望するＡＧＯ％性を得ることができる。
さらに小数点数の乗算器をＲＯＭに置き換えることがで
きるため、コスト低減を図ることができる。
きるため、コスト低減を図ることができる。
以下、本発明の一実施例を第１図乃至第３図を参照して
説明する。
説明する。
第１図は、本発明の一実施例に係るディジタルＡＧＣ回
路の構成図である。本実施例のディジタルＡＧＣ回路は
、端子１〜６に入力さｈた６ビツト長の入力信号ＩＤ５
〜ＴＤｏを、信号電カ一定なるＯＤ４〜ＯＤｏの５ビツ
ト以下（”ＲＩＦにより決定される）の信号として端子
７〜１１から得る回路である。最初に各素子の動作説明
をする。セレクタ１５は、Ｓ入力端子への選択信号によ
シ、１Ａ〜５Ａ入力信号か、１Ｂ〜５Ｂ入力信号のいず
れかを選択し、出力端子１Ｙ〜５Ｙから出力する。
路の構成図である。本実施例のディジタルＡＧＣ回路は
、端子１〜６に入力さｈた６ビツト長の入力信号ＩＤ５
〜ＴＤｏを、信号電カ一定なるＯＤ４〜ＯＤｏの５ビツ
ト以下（”ＲＩＦにより決定される）の信号として端子
７〜１１から得る回路である。最初に各素子の動作説明
をする。セレクタ１５は、Ｓ入力端子への選択信号によ
シ、１Ａ〜５Ａ入力信号か、１Ｂ〜５Ｂ入力信号のいず
れかを選択し、出力端子１Ｙ〜５Ｙから出力する。
このセレクタ１５は、１または１／！の定数を乗算する
効果をもつ。ＲＯＭＬ６は、Ａ９〜Ａ５人力で利得の選
択を、Ａ４〜ＡＯ人力で出力信号値の選択をするもので
ある。第２図にＲＯＭ内部に格納されるデータの例を、
第３図に可変利得特性の例を夫々示す。第２図に於て、
変数ＸはアドレスＡ４〜ＡＯの値、定数Ａ、は、第５図
のＡ（τ）であり、Ａ、＝Ａ（τ＝−）なる関係にある
。ここに、ルはアドレスＡ９〜Ａ５の値である。第３図
の太線は次式で表わされる関数であり、この特性がＲＯ
ＭデータのＡ、とじて使用される。
効果をもつ。ＲＯＭＬ６は、Ａ９〜Ａ５人力で利得の選
択を、Ａ４〜ＡＯ人力で出力信号値の選択をするもので
ある。第２図にＲＯＭ内部に格納されるデータの例を、
第３図に可変利得特性の例を夫々示す。第２図に於て、
変数ＸはアドレスＡ４〜ＡＯの値、定数Ａ、は、第５図
のＡ（τ）であり、Ａ、＝Ａ（τ＝−）なる関係にある
。ここに、ルはアドレスＡ９〜Ａ５の値である。第３図
の太線は次式で表わされる関数であり、この特性がＲＯ
ＭデータのＡ、とじて使用される。
ここで、
Ｂ（τｌ ＝ １ｘｐ（−０，０４４７１９・τ）
・・・（式２）は、セレクタ１５とＲＯＭ１６の
総合特性であシ、０≦τ≦３１で滑らかな曲線となる。
・・・（式２）は、セレクタ１５とＲＯＭ１６の
総合特性であシ、０≦τ≦３１で滑らかな曲線となる。
比較器１７は、τ≧１６を検出する動作を行なう。
これにより、セレクタ１５は入力信号を１／２倍する動
作を行ない、セレクタ１５とＲＯＭ１６総合動作として
、第３図に示された特性Ｂ（τ）を得、ＲＯＭ容量を増
加させずにＡＧＣの動作ダイナミックレンジを大きくと
ることができる。
作を行ない、セレクタ１５とＲＯＭ１６総合動作として
、第３図に示された特性Ｂ（τ）を得、ＲＯＭ容量を増
加させずにＡＧＣの動作ダイナミックレンジを大きくと
ることができる。
前記した可変利得アンプ出力は、端子７〜１１からＡＧ
Ｃ出力信号となシ、一方で、乗算器１８に入されて２乗
され、電力量を得る。この信号は加算器１９で、基準値
−ｖＲＩＦと加算される。乗算器２０は端子１３に与え
られた定数内を乗算する動作をするもので、ループ利得
を決定する。加算器２５及びレジスタ２３は積分器を構
成する。レジスタ２３社ある条件が成立する場合に比較
器２４の出力をロードする。乗算器２２は、積分器出力
を一倍して５ビツト長の可変利得アンプの利得制御信号
を得る。利得制御信号は０〜５１の値をとるが、入力信
号がＡＧＣ抑圧レベル外の場合には、この範囲外にはず
れるたぬ、可変利得アンプは誤動作する。例えば、入力
信号が小さい場合、可変利得アンプは利得を上けようと
するため利得制御信号の値は小さくなる。可変利得アン
プの利得が最大の場合でも十分なレベルの出力が得られ
ない場合には、利得制御信号はさらに小さくなるが、５
ビツトに制限されているため、オーバフローして５１に
近い値が出力される。この様な誤動作を防止するために
、比較器２４及びレジスタ２５の動作を次のように設定
する。
Ｃ出力信号となシ、一方で、乗算器１８に入されて２乗
され、電力量を得る。この信号は加算器１９で、基準値
−ｖＲＩＦと加算される。乗算器２０は端子１３に与え
られた定数内を乗算する動作をするもので、ループ利得
を決定する。加算器２５及びレジスタ２３は積分器を構
成する。レジスタ２３社ある条件が成立する場合に比較
器２４の出力をロードする。乗算器２２は、積分器出力
を一倍して５ビツト長の可変利得アンプの利得制御信号
を得る。利得制御信号は０〜５１の値をとるが、入力信
号がＡＧＣ抑圧レベル外の場合には、この範囲外にはず
れるたぬ、可変利得アンプは誤動作する。例えば、入力
信号が小さい場合、可変利得アンプは利得を上けようと
するため利得制御信号の値は小さくなる。可変利得アン
プの利得が最大の場合でも十分なレベルの出力が得られ
ない場合には、利得制御信号はさらに小さくなるが、５
ビツトに制限されているため、オーバフローして５１に
近い値が出力される。この様な誤動作を防止するために
、比較器２４及びレジスタ２５の動作を次のように設定
する。
利得制御信号の値が０に対応する積分器の加算器２１の
値の最大（最小）値をＡ３３１に対応する値の最大（！
＆小）値をＢとしたとき、比較器２４は、加算器２１の
出力が（Ａ−１）以下のときＡを出力し、（Ｂ＋１）１
１上のときにはＢを出力して、レジスタ２３にロードす
る。これ忙よυ、利得制御信号の値は０〜５１以内にあ
ることが保証され、ＡＧＣ回路は誤動作することがない
。
値の最大（最小）値をＡ３３１に対応する値の最大（！
＆小）値をＢとしたとき、比較器２４は、加算器２１の
出力が（Ａ−１）以下のときＡを出力し、（Ｂ＋１）１
１上のときにはＢを出力して、レジスタ２３にロードす
る。これ忙よυ、利得制御信号の値は０〜５１以内にあ
ることが保証され、ＡＧＣ回路は誤動作することがない
。
第３図に於て、可変利得特性を指数関数としたのけ次の
理由に、【る。ＡＧＣ’回路が定常状態にある場合、利
得制御信号の値τが１だけ変化した場合に、出力が変化
するレベルΔｊｒｌけ、τの値にかかわらず、 匂Ｂ−１０ｚＯｇ、１０４４７１９二０．３８８ ［ｄ
Ｂ ］である。一方、■変利得アンプの制御特性が、Ｈ
（ＴＩ ＝ １−０．０２４２０・τ ・・
川・〔式６〕すなわちｅ線受化の場合、τが１だけ変化
した和合の出力ｔ／ベル変動景ΔｊＲは、 Ｊｊｌ、ｌ ＝ １０ｔｏｙＣ１，０＋４２−０．Ｄ２
４２Ｏｆ ）／（１−０，０２４２Ｏｆ ） （ｄＢ
〕となシ、 τ二１の場合、０１０４〔ｄＢ〕 τ；３１の場合、ｔｏｏ （ｄＢ） で、入力レベルにより、利得制御信号τの変化時の変化
量が太きく Ｐ、なる。ディジタルＡ Ｇ Ｃ回路では
、利得制御信号τの値は定掌時に於ても±１だけ変動す
る。Ａ Ｇ Ｃ出力信号振幅の大きな変動が後段の動作
の劣化要因となることは十分考えられるため、可変利得
特性が直線である場合の様に、τのある部分で出力レベ
ル変動量が太きくなる特性は好ましくない。
理由に、【る。ＡＧＣ’回路が定常状態にある場合、利
得制御信号の値τが１だけ変化した場合に、出力が変化
するレベルΔｊｒｌけ、τの値にかかわらず、 匂Ｂ−１０ｚＯｇ、１０４４７１９二０．３８８ ［ｄ
Ｂ ］である。一方、■変利得アンプの制御特性が、Ｈ
（ＴＩ ＝ １−０．０２４２０・τ ・・
川・〔式６〕すなわちｅ線受化の場合、τが１だけ変化
した和合の出力ｔ／ベル変動景ΔｊＲは、 Ｊｊｌ、ｌ ＝ １０ｔｏｙＣ１，０＋４２−０．Ｄ２
４２Ｏｆ ）／（１−０，０２４２Ｏｆ ） （ｄＢ
〕となシ、 τ二１の場合、０１０４〔ｄＢ〕 τ；３１の場合、ｔｏｏ （ｄＢ） で、入力レベルにより、利得制御信号τの変化時の変化
量が太きく Ｐ、なる。ディジタルＡ Ｇ Ｃ回路では
、利得制御信号τの値は定掌時に於ても±１だけ変動す
る。Ａ Ｇ Ｃ出力信号振幅の大きな変動が後段の動作
の劣化要因となることは十分考えられるため、可変利得
特性が直線である場合の様に、τのある部分で出力レベ
ル変動量が太きくなる特性は好ましくない。
尚、セレクタ１５かＢ入力を選択している場合、入力信
号として瞬間的に大きな値か入力さｈもことがある。こ
の場合には、オーバフローとなり、符号が反転した信号
に変換され、劣化要因の１つとなる。これを回避するた
めに、セレク４１５の入力又は出力に、オーバフロー検
出回路を設けると共に、オーバフロー時に最大値に設定
する飽和回路が必要となる場合がある。また、セレクタ
１５による４倍乗算動作は入力信号の下位ビットの切り
すてとなるため、これを回避するために、セレクタ１５
の入力に四捨五入回路を設けることもある。
号として瞬間的に大きな値か入力さｈもことがある。こ
の場合には、オーバフローとなり、符号が反転した信号
に変換され、劣化要因の１つとなる。これを回避するた
めに、セレク４１５の入力又は出力に、オーバフロー検
出回路を設けると共に、オーバフロー時に最大値に設定
する飽和回路が必要となる場合がある。また、セレクタ
１５による４倍乗算動作は入力信号の下位ビットの切り
すてとなるため、これを回避するために、セレクタ１５
の入力に四捨五入回路を設けることもある。
本発明によれば、可変利得アンプをＲＯＭＫより実現し
たので、部品点数が減少してコストが低減し、また、可
変利得アンプの特性を任意に設定できるので、ＡＧＣ特
性の向上を図ることが可能となる。
たので、部品点数が減少してコストが低減し、また、可
変利得アンプの特性を任意に設定できるので、ＡＧＣ特
性の向上を図ることが可能となる。
第１図は本発明の一実施例に係るディジタルＡＧＣ回路
の構成図、第２図は可変利得アンプを構成するＲＯＭの
メモリマツプ図、第３図は可変利得アンプの特性図であ
る。 １〜６・・・入力信号端子、７〜１１・・・出方信号端
子、１２・・・リファレンス電圧値入力端子、１３．１
４・・・ループゲイン定数値入力端子、１５・・・セレ
クタ、１６・・・ＲＯＭ、 １７．、２４・−・比較器
、１Ｂ、 ２０．２２・・・乗算器、１９゜２１・・・
加算器、２３・・・レジスタ（遅延素子及びラッチ）。
の構成図、第２図は可変利得アンプを構成するＲＯＭの
メモリマツプ図、第３図は可変利得アンプの特性図であ
る。 １〜６・・・入力信号端子、７〜１１・・・出方信号端
子、１２・・・リファレンス電圧値入力端子、１３．１
４・・・ループゲイン定数値入力端子、１５・・・セレ
クタ、１６・・・ＲＯＭ、 １７．、２４・−・比較器
、１Ｂ、 ２０．２２・・・乗算器、１９゜２１・・・
加算器、２３・・・レジスタ（遅延素子及びラッチ）。
Claims (1)
- 【特許請求の範囲】 １、入力ディジタル信号のレベルを制御する可変利得ア
ンプと、該可変利得アンプの出力信号の電力を算出する
電力検出回路と、該電力検出回路の出力値に基準リファ
レンス値を加える加算器と、該加算器の出力に定数を乗
算する乗算器と、該乗算器の出力を積分する積分器と、
該積分器出力を定数倍する第２乗算器とから構成され、
該第２乗算器の出力が前記可変利得アンプの利得制御入
力に加えられることにより、該可変利得アンプの出力レ
ベルを、入力ディジタル信号のレベルによらず一定とす
るディジタルＡＧＣ回路に於て、可変利得アンプを、制
御入力値と入力信号値とをアドレスとし、データ出力を
出力値とする表索引形式のＲＯＭで構成したことを特徴
とするディジタルＡＧＣ回路。 ２、請求項１において、利得特性を利得制御入力値の指
数関数に比例するようにしたことを特徴とするディジタ
ルＡＧＣ回路。 ３、請求項１において、利得可変アンプを、利得制御入
力の値により入力ディジタル信号を２＾ｎ倍（ｎ：整数
）する第３乗算器と、乗算器３出力レベルを利得制御入
力の値により可変するＲＯＭとにより構成し、２の倍数
の利得変化は第３乗算器により行ない、その間の利得変
化はＲＯＭにより行ない、乗算器及びＲＯＭ総合で利得
制御入力に対する利得変化をなめらかにしてＡＧＣ特性
のダイナミックレンジを拡大することを特徴とするディ
ジタルＡＧＣ回路。 ４、請求項１乃至３のいずれかにおいて、可変利得アン
プ１の利得制御入力値がある範囲Ａ〜Ｂ（Ａ、Ｂ：整数
、Ａ＜Ｂ）外にある場合に、（Ａ−１）以下の時は、積
分器出力がＡとなるように、（Ｂ＋１）以上の時は、Ｂ
となるように積分器のレジスタを設定し、ＡＧＣ回路の
誤動作を防止することを特徴とするディジタルＡＧＣ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16673988A JPH0217730A (ja) | 1988-07-06 | 1988-07-06 | ディジタルａｇｃ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16673988A JPH0217730A (ja) | 1988-07-06 | 1988-07-06 | ディジタルａｇｃ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0217730A true JPH0217730A (ja) | 1990-01-22 |
Family
ID=15836855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16673988A Pending JPH0217730A (ja) | 1988-07-06 | 1988-07-06 | ディジタルａｇｃ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0217730A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0537819A (ja) * | 1991-07-31 | 1993-02-12 | Matsushita Electric Ind Co Ltd | 振幅制御回路 |
| JPH07253121A (ja) * | 1993-12-17 | 1995-10-03 | Gkn Automot Ag | ボール式同期回転継手 |
| JP2005503697A (ja) * | 2001-07-16 | 2005-02-03 | クゥアルコム・インコーポレイテッド | 対数と指数との変換を使用するディジタル電圧増幅器 |
| US8506202B2 (en) | 2007-01-17 | 2013-08-13 | Ntn Corporation | Constant velocity universal joint |
-
1988
- 1988-07-06 JP JP16673988A patent/JPH0217730A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0537819A (ja) * | 1991-07-31 | 1993-02-12 | Matsushita Electric Ind Co Ltd | 振幅制御回路 |
| JPH07253121A (ja) * | 1993-12-17 | 1995-10-03 | Gkn Automot Ag | ボール式同期回転継手 |
| US5616081A (en) * | 1993-12-17 | 1997-04-01 | Gkn Automotive Ag | Constant velocity universal ball joint with co-axial insertable inner joint member |
| JP2005503697A (ja) * | 2001-07-16 | 2005-02-03 | クゥアルコム・インコーポレイテッド | 対数と指数との変換を使用するディジタル電圧増幅器 |
| JP2009284498A (ja) * | 2001-07-16 | 2009-12-03 | Qualcomm Inc | 対数と指数との変換を使用するディジタル電圧増幅器 |
| US8506202B2 (en) | 2007-01-17 | 2013-08-13 | Ntn Corporation | Constant velocity universal joint |
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