JPH02174240A - Manufacture of semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 22
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 238000000034 method Methods 0.000 claims abstract description 26
- 239000000463 material Substances 0.000 claims abstract description 8
- 230000003014 reinforcing effect Effects 0.000 claims description 18
- 238000005219 brazing Methods 0.000 claims description 4
- 229910045601 alloy Inorganic materials 0.000 claims description 3
- 239000000956 alloy Substances 0.000 claims description 3
- 238000002844 melting Methods 0.000 claims description 2
- 230000008018 melting Effects 0.000 claims description 2
- 229910000881 Cu alloy Inorganic materials 0.000 claims 1
- 229910001030 Iron–nickel alloy Inorganic materials 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 238000005520 cutting process Methods 0.000 claims 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 abstract description 24
- 239000000758 substrate Substances 0.000 abstract description 8
- 239000011888 foil Substances 0.000 abstract description 7
- 238000005452 bending Methods 0.000 abstract description 5
- 238000010030 laminating Methods 0.000 abstract description 5
- 239000004642 Polyimide Substances 0.000 abstract description 4
- 229920001721 polyimide Polymers 0.000 abstract description 4
- 238000004080 punching Methods 0.000 abstract description 2
- 238000007688 edging Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 4
- 238000005304 joining Methods 0.000 description 4
- 239000010949 copper Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000008439 repair process Effects 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- CWYNVVGOOAEACU-UHFFFAOYSA-N Fe2+ Chemical compound [Fe+2] CWYNVVGOOAEACU-UHFFFAOYSA-N 0.000 description 1
- 229910002555 FeNi Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000011889 copper foil Substances 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 230000002787 reinforcement Effects 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体装置の製造方法に関し、詳しくは、
いわゆるテープキャリア方式で提供されるＩＣチップを
基板等に実装する際にそのリード端子の曲がりが発生し
難いような半導体装置の製造方法に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a method for manufacturing a semiconductor device, and in detail,
The present invention relates to a method of manufacturing a semiconductor device in which bending of lead terminals is less likely to occur when an IC chip provided by a so-called tape carrier method is mounted on a substrate or the like.
［従来の技術］
第３図及び第４図は、テープキャリア方式で実装される
ＩＣチップを基板の表裏に実装して高密度実装化を図っ
た従来の半導体装置の製造方法の一例を示すものである
。[Prior Art] Figures 3 and 4 show an example of a conventional method for manufacturing a semiconductor device in which IC chips mounted using a tape carrier method are mounted on the front and back sides of a substrate to achieve high density packaging. It is.
第３図、第４図に示すように、ポリイミド又はガラスイ
ボキシ材等からなるフレキシブルな厚さ３０〜１５０μ
ｍのキャリアテープ２０の表面にＣｕ箔をラミネートし
、その後、エツチングによりＩＣ基板ベースｌ上に、連
結するアウタリード端子２と、ＩＣ基板に搭載されるＩ
Ｃチップのリード端子が接続されるランド４、そして配
、ｌ１１５等のパターンを形成してＩＣ基板をテープ上
に造り、その両面にテープキャリア方式で提供される各
１個のＩＣチップを実装する。このＩＣチップの実装は
、ＩＣチップのリード端子をランド４に接合することで
行われ、この実装の後に、キャリアテープ２０からアウ
タリード端子２とともにＩＣチップが搭載されたＩＣ基
板を切り離して、アウタリード端子２を所定の形態に成
型した後に、例えば、半導体装置として組立てられるプ
リント基板側の端子に成型したアウタリード端子２を接
合してプリント基板に実装することで求める半導体装置
を製造している。As shown in Figures 3 and 4, a flexible material with a thickness of 30 to 150μ made of polyimide or glass iboxy material, etc.
Cu foil is laminated on the surface of the carrier tape 20 of m, and then, by etching, the outer lead terminals 2 to be connected and the I mounted on the IC board are etched onto the IC board base l.
An IC board is formed on the tape by forming patterns such as land 4 to which the lead terminal of the C chip is connected, and patterns such as 115, and one IC chip provided by the tape carrier method is mounted on both sides of the IC board. . This IC chip mounting is performed by bonding the lead terminals of the IC chip to the lands 4. After this mounting, the IC board on which the IC chip is mounted together with the outer lead terminals 2 is separated from the carrier tape 20, and the outer lead terminals are 2 into a predetermined shape, and then, for example, the molded outer lead terminal 2 is bonded to a terminal on the printed circuit board side to be assembled as a semiconductor device and mounted on the printed circuit board, thereby manufacturing the desired semiconductor device.
なお、第４図で示す、配線５に設けられた黒点で示す符
号１１の部分は、裏面側に設けられた配線５と同様な配
線を介して裏面側のランドと接続するために設けられた
スルーホールである。In addition, the part 11 indicated by a black dot provided on the wiring 5 shown in FIG. It is a through hole.
［解決しようとする課題］
このようにＩＣチップを両面実装することにより、この
半導体装置は、通常のプリント基板の表面実装に比して
、２倍の実装密度が得られるが、アウタリード端子２の
厚さは、通常、３５〜７５μｍの銅箔（Ｃｕ箔）である
ため、キャリアテープから切り離されると、たとえ成型
したとしても、成型後も曲がり易く、曲がったものは、
プリント基板側の接続端子への位置合わせやアウタリー
ド端子の接合個所の修正などを行うことが必要になり、
その組立て時の作業性が悪い。さらに、不良ＩＣチップ
の交換などのときには、アウタリード端子が曲がり易い
ので、同様に作業性がよくない欠点がある。[Problem to be Solved] By mounting the IC chip on both sides in this way, this semiconductor device can achieve twice the mounting density compared to surface mounting on a normal printed circuit board, but the mounting density of the outer lead terminal 2 Since the thickness of copper foil (Cu foil) is usually 35 to 75 μm, once it is separated from the carrier tape, even if it is molded, it tends to bend even after molding.
It is necessary to align the connection terminals on the printed circuit board side and modify the joints of the outer lead terminals.
The workability during assembly is poor. Furthermore, when replacing a defective IC chip, etc., the outer lead terminal is easily bent, so there is also the disadvantage that the workability is not good.
この発明は、このようなアウタリード端子に剛性がなく
、作業性が悪いという従来技術の問題点を解決するもの
であって、アウタリード端子が曲がり難く、組立て等に
おける作業性のよい半導体装置の製造方法を提供するこ
とを目的とする。This invention solves the problems of the prior art in that such outer lead terminals lack rigidity and have poor workability, and provides a method for manufacturing a semiconductor device in which the outer lead terminals are difficult to bend and have good workability during assembly. The purpose is to provide
［課題を解決するための手段］
このような目的を達成するためのこの発明の半導体装置
の製造方法の構成は、ＩＣキャリアテープのテープ面に
接続端子等のパターンとともに形成されるリード端子の
層とこのリード端子の層を補強する補強層とからなる少
なくとも２層で構成されたアウタリード端子を形成する
アウタリード形成工程と、ＩＣチップをテープ面に実装
するＩＣチップ実装工程と、テープ面に実装されたＩＣ
チップをアウタリード端子を含めてＩＣキャリアテープ
から切離す切離し工程とを備えるものである。[Means for Solving the Problems] The structure of the method for manufacturing a semiconductor device of the present invention to achieve such an object is that a layer of lead terminals is formed on the tape surface of an IC carrier tape together with a pattern of connection terminals, etc. an outer lead forming step for forming an outer lead terminal composed of at least two layers including a reinforcing layer for reinforcing the lead terminal layer; an IC chip mounting step for mounting an IC chip on a tape surface; and an IC chip mounting step for mounting an IC chip on a tape surface. IC
The method includes a separating step of separating the chip including the outer lead terminals from the IC carrier tape.
［作用コ
このように、アウタリード端子の部分に、配線より厚さ
のある、例えばｓＣｕ箔をラミネートすることで補強層
を形成して剛性を持たせるこ七で、アウタリード端子の
曲がり、破損を防止することができ、プリント基板等に
実装する場合の作業性を向トさせることができる。また
、ＩＣを交換するような作業のときには、補修が容易に
できる。[Operation: In this way, by laminating the outer lead terminal with SCu foil, which is thicker than the wiring, for example, a reinforcing layer is formed to give it rigidity.This prevents the outer lead terminal from bending and breaking. This can improve workability when mounting on a printed circuit board or the like. Furthermore, when it comes to work such as replacing an IC, repairs can be easily made.
なお、この場合、補強層を形成する他の手段として、Ｃ
Ｕ箔層のアウタリード端子にリードフレームを接合して
も同様な効果が得られる。In this case, as another means of forming the reinforcing layer, C
A similar effect can be obtained by joining a lead frame to the outer lead terminal of the U foil layer.
［実施例］
以下、この発明の一実施例について図面を参照して詳細
に説明する。[Example] Hereinafter, an example of the present invention will be described in detail with reference to the drawings.
第１図（ａ）及び（ｂ）は、この発明の半導体装置の製
造法を適用した一実施例のテープキャリア方式でＩＣが
実装される半導体装置の製造方法の説明図であり、第２
図（ａ）及び（ｂ）は、その他の一実施例のテープキャ
リア方式でＩＣが実装される半導体装置の製造方法の説
明図である。FIGS. 1(a) and 1(b) are explanatory diagrams of a method for manufacturing a semiconductor device in which an IC is mounted using a tape carrier method according to an embodiment to which the method for manufacturing a semiconductor device of the present invention is applied;
Figures (a) and (b) are explanatory diagrams of another embodiment of a method for manufacturing a semiconductor device in which an IC is mounted using a tape carrier method.
第１図において、ポリイミド材の厚さ５０〜１５０μｍ
のテープ内にあるＩＣ基板ベース１にアウタリード端子
孔１０を金型で打ち抜き後、そのキャリアテープ２０の
両面に厚さ約３５μｍの第１のＣｕ箔を、ランド４．配
線５を形成する範囲を含めてほぼ全面的にラミネートし
、さらにランド４．配線５を形成する範囲を含めずに、
アウタリード端子孔１０の部分をカバーするように厚さ
７０〜１５０μｍの第２のＣｕ箔をキャリアテープ２０
の一方の面（片面）のみにラミネートする。In Figure 1, the thickness of the polyimide material is 50 to 150 μm.
After punching out outer lead terminal holes 10 on the IC board base 1 in the tape with a die, a first Cu foil with a thickness of about 35 μm is placed on both sides of the carrier tape 20 on the land 4. Almost the entire surface, including the area where the wiring 5 is to be formed, is laminated, and the land 4. Without including the area where wiring 5 is formed,
A second Cu foil with a thickness of 70 to 150 μm is attached to the carrier tape 20 so as to cover the outer lead terminal hole 10.
Laminate only one side (single side).
２つのＣｕ箔をラミネートした後に、まず、ＩＣ基板ベ
ース１上のランド４及び配線５にドリリングによりスル
ーホール１１（第４図参照）を開け、これにスルーホー
ルメツキを行う。そして、エツチング工程によりＩＣ基
板ベース１の両面にランド４とＣｕ箔配線５を、また、
片面にはアウタリード端子２を形成する。After laminating the two Cu foils, first, a through hole 11 (see FIG. 4) is made by drilling in the land 4 and wiring 5 on the IC board base 1, and through hole plating is performed on this. Then, by an etching process, lands 4 and Cu foil wiring 5 are formed on both sides of the IC board base 1.
An outer lead terminal 2 is formed on one side.
このように、２つのＣｕ箔をラミネートしたテープ面を
エツジング工程によりエツジングすると、第１のＣｕ箔
により、第１図の（ａ）に示す、ランド４と、配線５（
第４図参照）、そしてアウタリードリード端子２が形成
され、同時に、アウタリードリード端子２には、第２の
Ｃｕ箔によりアウタリードリード端子２に対する補強層
３が形成されている。In this way, when the tape surface on which two Cu foils are laminated is etched in the etching process, the first Cu foil forms the land 4 and the wiring 5 (as shown in FIG. 1(a)).
4), and an outer lead terminal 2 is formed, and at the same time, a reinforcing layer 3 for the outer lead terminal 2 is formed on the outer lead terminal 2 using a second Cu foil.
ここで、ラミネートする際の第１のＣｕ箔と第２のＣｕ
箔と接合は、ＳｎあるいはＰｂ５ｎ材を用いたろう付け
による。なお、前記の場合、第２のＣｕ箔は、同図（ｂ
）に示すように、ランド４としてＩＣチップ７のリード
端子９が接合される領域を残してラミネートされること
になる。Here, the first Cu foil and the second Cu foil are laminated.
The foil is bonded to the foil by brazing using Sn or Pb5n material. In addition, in the above case, the second Cu foil is
), the lamination is performed leaving a region as land 4 to which lead terminal 9 of IC chip 7 is bonded.
また、配線５の部分は、各配線等を絶縁するためにレジ
ン８によるカバーを施し、ＩＣリード端子９との接合部
とアウタリード端子２とには接合を容易にするためＡ
ｕ、 Ｓ ｎｓ Ｐ ｂ Ｓ ｎ等の電導性非鉄金属の
層によりカバーしておくものである。In addition, the wiring 5 is covered with resin 8 to insulate each wiring, etc., and the joint with the IC lead terminal 9 and the outer lead terminal 2 are covered with resin 8 to facilitate the joining.
It is covered with a layer of conductive non-ferrous metal such as U, SnsPbSn, etc.
このような製造工程により形成されたＩＣ基板ベースｉ
Ｌの配置ｉ１５のＣｕ箔厚さは約３５μｍであり、アウ
タリード端子２はＣｕ箔が補強層３を加えた二層構造と
なり、その厚さは１００μｍ以ｌ−にできる。そこで、
その剛性も従来品のアウタリード端子より大きい。The IC substrate base i formed by such a manufacturing process
The thickness of the Cu foil in the arrangement i15 of L is about 35 μm, and the outer lead terminal 2 has a two-layer structure in which the Cu foil is added with a reinforcing layer 3, and its thickness can be 100 μm or less. Therefore,
Its rigidity is also greater than that of conventional outer lead terminals.
次の工程では、ＩＣチップ７が基板ベース１の両面に実
装される。この実装は、従来と同様に、各ＩＣチップ７
のリード端子９をそれぞれ基板ベースｌの両面に設けら
れたランド４にそれぞれ接合することで行われる。In the next step, IC chips 7 are mounted on both sides of the substrate base 1. In this mounting, each IC chip 7
This is done by respectively bonding the lead terminals 9 of 1 to the lands 4 provided on both sides of the substrate base l.
次に、両面に、ＩＣチップ７が実装されたＩＣ基板ベー
ス１がアウタリード端子２とともにキャリアテープ２０
から切り離されて切出される。そして、第１図の（ｂ）
に示すように、アウタリード端子２は、実装されるプリ
ント基板の端子に接合するに適した形状に成型されて、
切出されたＩＣが半導体装置のプリント基板等に実装さ
れ、半導体装置が組立てられることになる。Next, the IC board base 1 on which the IC chip 7 is mounted is placed on the carrier tape 20 together with the outer lead terminal 2 on both sides.
It is separated and cut out. And (b) in Figure 1
As shown in FIG.
The cut out IC is mounted on a printed circuit board or the like of a semiconductor device, and the semiconductor device is assembled.
第２図は、他の実施例であって、ポリイミドで造られた
キャリアテープ上のＩＣＣ基板ペースの両面に、厚さ約
３５μｍのＣｕ箔をラミネートし、これをエツチング工
程により、配線５、アウタリード端子２等を成型した後
に、■ｃリード端子９をランド４にボンディングしてＩ
Ｃチップを実装する。FIG. 2 shows another embodiment in which Cu foil with a thickness of approximately 35 μm is laminated on both sides of an ICC board paste on a carrier tape made of polyimide, and this is etched to form wiring 5 and outer leads. After molding the terminal 2, etc., bond the c lead terminal 9 to the land 4 and
Mount the C chip.
このように、先にＩＣチップを基板ベース１に実装して
おき、この杖態において、次に、ＦｅＮｉ合金又はＣｕ
合金で製造されたリードフレーム６にアウタリード端子
２に対して、高融点の金属ろう材、例えば、Ａｇｔ Ａ
ｕｔ Ｐｂ５ｎ等のろう材を用いて接合する。この作業
後に、ＩＣチップを含めてアウタリード端子２をキャリ
アテープ２０から切り離して、リードフレーム６で補強
されたアウタリード端子２を成型後、プリント基板に実
装する。In this way, the IC chip is first mounted on the substrate base 1, and then in this state, FeNi alloy or Cu is mounted on the substrate base 1.
A metal brazing material having a high melting point, such as Agt A, is applied to the outer lead terminal 2 on the lead frame 6 made of an alloy.
ut Join using a brazing material such as Pb5n. After this operation, the outer lead terminal 2 including the IC chip is separated from the carrier tape 20, and the outer lead terminal 2 reinforced with the lead frame 6 is molded and then mounted on a printed circuit board.
このようにすれば、組立て時にあっても、また、修正時
にはんだこてでプリント基板のリード端子或いはアウタ
リード端子に接触しても破損することはなく、作業性を
向上させることができる。In this way, even if the lead terminals or outer lead terminals of the printed circuit board come into contact with a soldering iron during assembly or repair, there will be no damage, and workability can be improved.
このように、キャリアテープ上に形成されたアウタリー
ド端子をＣｕ箔等により２層構造にして、その剛性を大
とした結果、ＩＣ組立て或いはプリント基板への実装上
、従来、多がったアウタリ−ド端子の曲がり、折れ、ラ
ンドへの位置合わせ不良及び不良ＩＣの交換トラブルな
どの問題を減少させることができ、作文性及び製品の信
頼性を向トさせることができる。In this way, the outer lead terminals formed on the carrier tape are made into a two-layer structure using Cu foil, etc. to increase their rigidity. Problems such as bending or breaking of the card terminal, poor alignment to the land, and trouble of replacing defective ICs can be reduced, and writing quality and product reliability can be improved.
以上、実施例では、アウタリード端子に対する補強層を
設けるに当たって、Ｃｕ箔をラミネートする場合と、リ
ードフレームを接合する場合を挙げているが、補強の仕
方はこのような例に限定されるものではなく、また、ア
ウタリード端子に対する補強層も１層に限定されるもの
ではない。In the examples above, when providing a reinforcing layer for the outer lead terminal, the cases of laminating Cu foil and joining the lead frame are mentioned, but the reinforcing method is not limited to these examples. Moreover, the reinforcing layer for the outer lead terminal is not limited to one layer either.
［発明の効果］
以上のように、この発明にあっては、アウタリード端子
の部分に、配線より厚さのある、例えば、Ｃｕ箔をラミ
ネートすることで補強層を形成して剛性を持たせること
で、アウタリード端子の曲がり、破損を防止することが
でき、プリント基板等に実装する場合の作業性を向上さ
せることができる。また、ＩＣを交換するような作業の
ときには、補修が容易にできる。なお、この場合、補強
層を形成する他の手段として、Ｃｕ箔層のアウタリード
端子にリードフレームを接合しても同様な効果が得られ
る。[Effects of the Invention] As described above, in the present invention, rigidity is provided by forming a reinforcing layer on the outer lead terminal portion by laminating, for example, a Cu foil that is thicker than the wiring. This can prevent bending and damage of the outer lead terminal, and can improve workability when mounting on a printed circuit board or the like. Furthermore, when it comes to work such as replacing an IC, repairs can be easily made. In this case, as another means of forming the reinforcing layer, the same effect can be obtained by joining a lead frame to the outer lead terminal of the Cu foil layer.
【図面の簡単な説明】
第１図（ａ）及び（ｂ）は、この発明の半導体装置の製
造法を適用した一実施例のテープキャリア方式でＩＣが
実装される半導体装置の製造方法の説明図、第２図（ａ
）及び（ｂ）は、その他の−・実施例のテープキャリア
方式でＩＣが実装される半導体装置の製造方法の説明図
、第３図及び第４図は、従来のテープキャリア方式にお
ける平面図及び断面図である。
１・・・基板ベース、 ２・・・アウタリード端子
、３・・・補強層（第２のＣｕ箔）、
４・・・ランド、５・・配線、６・・・リードフレーム
、７・・・ＩＣチップ、８・・・レジン、９・・・ＩＣ
のリード端子、１０・・・アウタリード端Ｔ孔、１１・
・・スルーホール。
特許出願人 日立マクセル株式会社
代理人 弁理士 梶 山 信 是[BRIEF DESCRIPTION OF THE DRAWINGS] FIGS. 1(a) and 1(b) illustrate a method for manufacturing a semiconductor device in which an IC is mounted using a tape carrier method, which is an embodiment of the method for manufacturing a semiconductor device of the present invention. Fig. 2 (a
) and (b) are explanatory diagrams of a method for manufacturing a semiconductor device in which an IC is mounted using a tape carrier method according to other embodiments, and FIGS. 3 and 4 are plan views and diagrams of a conventional tape carrier method. FIG. DESCRIPTION OF SYMBOLS 1... Board base, 2... Outer lead terminal, 3... Reinforcement layer (second Cu foil), 4... Land, 5... Wiring, 6... Lead frame, 7... IC chip, 8...Resin, 9...IC
Lead terminal, 10... Outer lead end T hole, 11.
...Through hole. Patent Applicant Hitachi Maxell Co., Ltd. Agent Patent Attorney Nobu Kajiyama
Claims (4)
ターンとともに形成されるリード端子の層とこのリード
端子の層を補強する補強層とからなる少なくとも２層で
構成されたアウタリード端子を形成するアウタリード形
成工程と、ＩＣチップを前記テープ面に実装するＩＣチ
ップ実装工程と、前記テープ面に実装された前記ＩＣチ
ップを前記アウタリード端子を含めて前記ＩＣキャリア
テープから切離す切離し工程とを備えることを特徴とす
る半導体装置の製造方法。(1) Outer lead forming an outer lead terminal composed of at least two layers: a layer of lead terminals formed on the tape surface of the IC carrier tape along with a pattern of connection terminals, etc., and a reinforcing layer for reinforcing this layer of lead terminals. a forming step, an IC chip mounting step of mounting an IC chip on the tape surface, and a separating step of separating the IC chip mounted on the tape surface from the IC carrier tape including the outer lead terminals. A method for manufacturing a featured semiconductor device.
テープ面に接続端子等のパターンとともにリード端子を
形成するリード形成段階と、前記リード端子に補強層を
接合して形成する補強層形成段階とからなり、ＩＣチッ
プ実装工程はこの補強層形成段階の前又は後においてＩ
Ｃチップを前記テープ面に実装するものであり、切離し
工程は前記補強層が形成された後に前記テープ面に実装
された前記ＩＣチップを補強された前記アウタリード端
子を含めて前記ＩＣキャリアテープから切離すものであ
ることを特徴とする請求項１記載の半導体装置の製造方
法。(2) The outer lead forming step consists of a lead forming step in which lead terminals are formed together with patterns such as connection terminals on the tape surface of the IC carrier tape, and a reinforcing layer forming step in which a reinforcing layer is bonded to the lead terminals. , the IC chip mounting process is performed before or after this reinforcing layer formation step.
The C chip is mounted on the tape surface, and the separating step involves cutting the IC chip mounted on the tape surface, including the reinforced outer lead terminals, from the IC carrier tape after the reinforcing layer is formed. 2. The method of manufacturing a semiconductor device according to claim 1, wherein the semiconductor device is separated.
の厚さ合計が１００μｍ以上であることを特徴とする請
求項１又は２記載の半導体装置の製造方法。(3) The method for manufacturing a semiconductor device according to claim 1 or 2, wherein the total thickness of the entire layer of the outer lead terminal to which the reinforcing layer is bonded is 100 μm or more.
ドフレームが用いられ、これが高融点のロウ材でリード
端子に接合されることを特徴とする請求項３記載の記載
の半導体装置の製造方法。(4) Manufacturing the semiconductor device according to claim 3, wherein the bonding layer uses a lead frame made of Fe-Ni alloy or Cu alloy, and this is bonded to the lead terminal with a high melting point brazing material. Method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32982388A JPH02174240A (en) | 1988-12-27 | 1988-12-27 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32982388A JPH02174240A (en) | 1988-12-27 | 1988-12-27 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02174240A true JPH02174240A (en) | 1990-07-05 |
Family
ID=18225629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32982388A Pending JPH02174240A (en) | 1988-12-27 | 1988-12-27 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02174240A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0320051A (en) * | 1989-03-20 | 1991-01-29 | Seiko Epson Corp | Semiconductor device mounting structure and mounting method and mounting device |
| JPH04116860A (en) * | 1990-09-06 | 1992-04-17 | Hitachi Ltd | Semiconductor device |
-
1988
- 1988-12-27 JP JP32982388A patent/JPH02174240A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0320051A (en) * | 1989-03-20 | 1991-01-29 | Seiko Epson Corp | Semiconductor device mounting structure and mounting method and mounting device |
| JPH04116860A (en) * | 1990-09-06 | 1992-04-17 | Hitachi Ltd | Semiconductor device |
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