JPH02170736A

JPH02170736A - 全対地用マルチフレーム位相同期回路

Info

Publication number: JPH02170736A
Application number: JP63325257A
Authority: JP
Inventors: Sadao Shimizu; 貞雄清水
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-12-23
Filing date: 1988-12-23
Publication date: 1990-07-02
Anticipated expiration: 2009-11-16
Also published as: JPH0693668B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、多地点からの電話、ファクシミリ、計算機
等のマルチフレーム位相の異なるデータが混在多重され
たフレームを受信し、フレーム内の各受信データを同一
マルチフレーム位相に合せるマルチフレーム位相同期制
御に関するもので、特に、複数の対地より各々マルチフ
レーム位相同期の異なるデータを受信しても同時に各対
地毎の位相同期をとることができる全対地用マルチフレ
ーム位相同期回路に関するものである。

〔従来の技術〕

第５図は例えば特開昭６１−１１６４４５号公報に示さ
れた従来のマルチフレーム（以下ＭＦと記す）位相同期
回路の機能ブロック図であり、図において、（４０）は
ＭＦ位相同期回路、（４１）は可変遅延用ＲＡＭ、（４
２）はフレーム位相比較回路、（４３）は受信データ、
（４４）内部フレーム同期信号、（４５）は内部クロッ
ク、（４６）は上記ＭＦ位相同期回路（４０）で上記受
信データ（４３）より抽出したＭＦ同期信号、（４７）
は内部ＭＦ同期信号、（４８）は上記ＭＦ位相同期回路
（４０）より出力される上記ＭＦ同期信号（４６）と同
期した受信データ、（４９）は上記フレーム位相比較回
路（４２）より出力される上記ＭＦ同期信号（４６）と
上記内部ＭＦ同期信号（４７）とのフレーム差を示す遅
延フレーム信号、（５０）はＭＦ位相同期がとられた受
信データである。

ここで、マルチフレームのデータ構成としては、第６図
に示すように、例えば２ｏフレームから成り、各フレー
ムの先頭にはＭＦ同期符号Ｆ１（ｉ・１，２，３．・・
・、２０）が設けられ、このＭＦ同期符号Ｆ、の後にデ
ータ（ａｌ、ｂｌ＋ｃｌ”司（ｉ−１，２，３，・−，
２０）が配されている。

次に動作について説明する。内部クロック（４５）に同
期した受信データ（４３）にＭＰ同期符号Ｆ、が含まれ
ているので、上記受信データ（４３）をＭＦ位相同期回
路（４０）に与えることによって上記ＭＦ位相同期回路
（４０）は上記受信データ（４３）内の上記ＭＰ同期符
号Ｆｌを調べＭＦ同期符号Ｆ１時点でパルスとなるＭＦ
同期信号（４６）を出力してＭＦの同期を取ると同時に
、内部フレーム同期信号（４４）と上記内部クロック（
４５）を用いて上記受信データ（４３）を上記ＭＦ同期
信号（４６）と同期した受信データ（４８）として出力
する。

一方、伝送データのフレームやＭＦの構成は予め決めら
れているので、内部の発振器より発生された上記内部ク
ロック（４５）に同期して上記内部フレーム同期信号（
４４）及び内部ＭＦ同期信号（４７）が生成されるが、
受信データ（４３）から見つけ出された上記ＭＦ同期信
号（４６）のパルスの位置に対して内部で生成された上
記内部ＭＦ同期信号（４７）のパルスの位置には一般に
フレーム同期の整数倍の位相ずれが生じている。そこで
、上記ＭＦ同期回路（４ｏ）から取り出された上記ＭＦ
同期信号（４６）と内部で生成された上記内部ＭＦ同期
信号（４７）のフレーム差Ｔ０をフレーム位相比較回路
（４２）で調べ、そのフレーム差に対応する遅延フレー
ム信号（４９）を可変遅延用ＲＡＭ　（４１）に与える
。この可変遅延用ＲＡＭ　（４１）は上記内部クロック
（４５）に同期し、フレーム周期の遅延フレーム数倍の
周期でアドレスを繰り返し、読み出し、書き込み、アド
レス更新を順次繰り返す。これにより上記受信データ（
４８）に上記フレーム差Ｔ。を与えた受信データ（５ｏ
）を出力する。受信データ（５０）は上記内部ＭＦ同期
信号（４７）と同期している。かくすれば、データはＭ
Ｆが非常に長い場合でも正確に内部クロックに同期して
上記受信データ（５０）として上記可変遅延用ＲＡＭ　
（４１）から読み出されることとなる。また、この処理
でのデータの遅延は最大でＩＭＦ時間以内である。

（発明が解決しようとする課題）従来の１位相同期回路は以上のように構成されているの
で、１本の分岐中継回線を介して複数の時分割多重化装
置間でデータの送受信を行なうべく、複数の対地より送
信された各々ＭＦ位相同期の異なるデータが同一フレー
ム内に混在している場合には、それぞれのデータを同一
位相に揃えることはできず、また、シングルフレーム（
以下ＳＦと記す）系のデータに対してもＭＦ位相同期を
とるため、最大ＩＭＦ時間分の遅延が加わるなどの問題
点があった。

この発明は上記のような問題点を解消するためになされ
たもので、複数の対地より各々ＭＦ位相同期の異なるデ
ータを受信しても、同時に各対地毎の１位相同期をとる
ことができ、フレーム内に存在するＭＦを組んでいない
ＳＦ系データに対してはＭＦ時間分の遅延なしに出力で
きるとともに、当該処理におけるデータの最大遅延もＩ
ＭＦで抑えることができる全対地用ＭＦ位相同期回路を
得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る全対地用ＭＦ位相同期回路は、複数の回
線終端装置間に高速ディジタル回線を介して分岐接続装
置を接続した分岐中継網を用いて、上記複数の回線終端
装置の先に当該装置に対応して接続され、各対地毎にマ
ルチフレームを組んだデータを多重化したフレーム信号
を上記分岐中継網を介して送受信する時分割多重化装置
内の全対地用マルチフレーム位相同期回路において、対
地数に応じた複数の対地別マルチフレーム位相同期回路
と、シングルフレームデータ系制御回路と、上記複数の
対地別マルチフレーム位相同期回路の出力および上記シ
ングルフレーム系データ制御回路の出力を多重する多重
化回路と、上記複数の対地別マルチフレーム位相同期回
路の動作及び上記シングルフレーム系データ制御回路の
動作を規定する情報を格納する記憶部とを具備し、フレ
ームの任意のタイムスロットに存在するマルチフレーム
位相の異なる各対地毎のマルチフレーム系データに対し
、上記記憶部の各対地とタイムスロットの関係を示す情
報に基づいて、上記対地別マルチフレーム位相同期回路
にて同時に各々の対地別のマルチフレーム位相同期をと
るとともに、当該対地以外のタイムスロットに対して識
別符号を挿入し、かつ、シングルフレーム系データに対
しては、上記シングルフレーム系データ制御回路にて上
記記憶部に格納されている情報に従って出力時のビット
位相合せとシングルフレーム系のデータの乗っているタ
イムスロットに識別符号を挿入して出力し、上記各対地
別マルチフレーム位相同期回路より出力される同一マル
チフレーム位相の各対地別データと共に上記多重化回路
にて多重して出力するものである。

（作用）この発明における複数の対地別ＭＦ位相同期回路は、受
信したフレームの各タイムスロット上のデータに対して
、記憶部よりそれぞれ割当てられた各対地とその中に含
まれるＭＦを組んでいるデータのタイムスロットの関係
を示す情報を取り出し、それに基づき各々に割当てられ
たデータの対地に対するＭＦ位相同期をとり、当該回路
に割当てられていないタイムスロットに対しては識別符
号“１“を挿入して出力する。また、上記ＳＦ系制御回
路は上記記憶部に格納されているＳＦ系データが割当て
られたタイムスロットの情報をもとに、そのタイムスロ
ットのデータのみ出力時のビット位相合せ処理を行ない
、他のタイムスロットには識別符号“１”を挿入して出
力する。そして、上記複数の対地別ＭＰ位相同期回路の
総ての出力と上記ＳＦ系制御回路の出力は、上記多重化
回路により多重されて出力する。

〔実施例〕

以下、この発明の一実施例を第１図に基づいて説明する
。第１図において、全対地用ＭＦ位相同期回路（１）は
、ＳＦ系データ制御回路（２）、対地数に応じた複数の
対地別ＭＦ位相同期回路（３ｂ）〜（３０）、上記ＳＦ
系データ制御回路（２）、対地別ＭＦ位相同期回路（３
ｂ）〜（３ｎ）を制御する情報を格納している記ｆ、キ
部（４）、上記ＳＦ系データ制御回路（２）、対地別Ｍ
Ｆ位相同期回路（３ｂ）〜（３ｎ）の出力を多重する多
重化回路としてのＡＮＤ回路（５）を備えており、また
同図において、（６）は全対地用ＭＦ位相同期回路（１
）への入力データ信号線、（７）は上記ＳＦ系データ制
御回線（２）を制御するＳＦ制御信号線、（８ｂ）〜（
８ｎ）は同じく上記対地別ＭＦ位相同期回路（３ｂ）〜
（３ｎ）を制御するＭＦ制御信号線、（９）は上記ＳＦ
系データ制御回路（２）のＳＦデータ出力信号線、（１
０ｂ）　〜（１０ｎ）は同じく上記対地別ＭＦ位相同期
回路（３ｂ）〜（３ｎ）のＭＦデータ出力信号線、（ｉ
ｔ）はＡＮＤ回路（５）の出力データ信号線である。　
ここで、上記記憶部（４）としては、ＲＡＭでなり、第
２図に示すように、各対地を２進コード化した対地Ｎｏ
領域（４＾）、ＭＦ同期ビットが存在するタイムスロッ
トを示すＭＦビット検出領域（４Ｂ）　、ＳＦデータと
ＭＦデータを識別するＳＦ／ＭＦ識別ビット領域（４Ｃ
）を有する。

第３図は分岐中継網を用いた通信システム例を示すもの
で、（２０ａ）〜（２０ｃ）は時分割多重化装置ＴＤＭ
Ａ””ＴＤＭＣｌ（２１）は高速ディジタル回線、（２
２ａ）〜（２２Ｃ）は回線終端装置、（２３）は分岐接
続装置でを示し、複数の回線終端装置（２２ａ）〜（２
２ｃ）間に高速ディジタル回線（２１）を介して分岐接
続装置（２３）を接続して分岐中ｍｔＩ４が形成され、
各対地毎にマルチフレームを組んだデータを多重化した
フレーム信号を上記分岐中［Ｍ（２３）を介して送受信
する時分割多重化装置（２０ａ）〜（２０ｃ）は上記複
数の回線終端装置（２２ａ）〜（２２ｃ）の先にそれぞ
れ１対１に接続されている。そして、例えば時分割多重
化装置（２０ａ）の中に上記全対地用ＭＦ位相同期回路
（１）が設けられている。

ここで、上記分岐中継網の高速ディジタル回線（２１）
上を流れるフレーム構成例としては、第４図に示すよう
に、例えば１９３ビツトから成るフレーム（３０）は、
先頭にフレームのフレーム同期ビット（３１）が設けら
れ、後続して、この例では、タイムスロットＴＳＩ〜Ｔ
Ｓ、が時分割多重化装置（２０ａ）と（２０ｂ）間の通
信用に割当てられ、タイムスロットＴｓｊ、ｒｓ、ｔが
時分割多重化装置（２０ａ）　と（２０Ｃ）間の通信用
に割り当てられ、タイムスロットＴＳＫ、Ｉ〜ＴＳ２４
が時分割多重化装置（２０ｂ）　と（２０ｃ）間の通信
用に割当てられている。そして、各通信帯域の先頭のタ
イムスロットＴＳ１、ＴＳｊ＋１．ＴＳｋ＋ｓの先頭ビ
ットに各々の対地別ＭＦ同期ビット（３２ａ）〜（３２
ｃ）がある。

さらに、タイムスロットＴＳ、にはＳＦ系データが乗っ
ている。この時、時分割多重化装置ＴＤＭＡ（２０ａ）
から見た場合、タイムスロットＴＳ、〜ＴＳｊの帯域上
のデータを対地Ｂのデータ、タイムスロットＴＳｊ＋１
〜ＴＳｋのデータを対地Ｃのデータと呼び、タイムスロ
ットＴＳｋ−＋〜ＴＳ２４のデータはそれ以外となる。

そして、このようなフレーム構成に対応して記憶部（４
）　には例えば第２図（ｂ）に示す内容を有する。

次に動作について説明する。

第３図に示す分岐中１！綱に接続されている各時分割多
重化装置（２０ａ）〜（２０ｃ）は、第４図に示した幾
つかのタイムスロットより成る各時分割多重化装置（２
０）間の通信帯域が割当てられ、そこに該当する相手時
分割多重化装置（２０）へ送るデータを挿入し、自分に
割当てられなかった帯域にはデータ“１“を挿入して高
速ディジタル回線（２１）へ送出する。

分岐接続装置（２３）は、各時分割多重化装置（２０）
より送られて来たフレームのＡＮＤをとることにより当
該データを１回線に多重化し、各回線終端装置（２２）
を介して各時分割多重化装置（２０）に送出する。よっ
て、各時分割多重化装置（２０）は、１回線内に多重さ
れた各対地のデータを受信するため、各対地毎のＭＦ位
相同期をとる必要がある。

次に、時分割多重化装置（２０ａ）での受信フレーム内
データの１制御動作を説明する。時分割多重化装置（２
０ａ）で受信したフレームは、第１図に示す全対地用針
同期回路（１）に入力され、ＳＦ系データ制御回路（２
）、対地別ＭＦ位相同期回路（３ｂ）〜（３ｎ）へ分配
される。

ＳＦ系データ制御回路（２）は、マルチフレームを組ん
でいないＳＦ系データのみを通過させ、ＭＦ系データを
“１“に置き換え、記憶部（４）に格納する。第２図（
ｂ）に示す記憶部（４）の内容で、ＳＦ／ＭＦ識別ビッ
ト（４Ｃ）の列が“１″になっているタイムスロットが
ＳＦ系データを示している。そこで、ＳＦ系データ制御
回路（２）はこの列が“１”になっているタイムスロッ
トを探し、そのタイムスロットのみＡＮＤ回路（５）の
入力時、他のＭＦデータと位相を合わせるためのビット
位相制御を行ない、それ以外のタイムスロットには“１
”を挿入してＳＦデータ出力線（９）に出力する。例え
ば、第２図（ｂ）のタイムスロットＴＳ、がＳＦ系デー
タを示している。

次に、各対地毎のＭＦデータの処理に移る。対地Ｂを例
にとると、当該対地は記憶部（４）の対地Ｎｏ　　領域
（４Ａ）に第２図（ｂ）に示すようにコード化されて収
まっている。この３ビツトから成る上記対地Ｎｏ　　領
域（４Ａ）で、“０００“が対地Ｂを示しているので、
それに対応するタイムスロットは総て対地Ｂから送信さ
れたものとみなす。第２図（ｂ）で対地Ｎ。領域（４＾
）が“０００”であるタイムスロツトは、タイムスロッ
トＴＳ、〜ＴＳ、であり、この領域に対地Ｂのデータが
存在する。ここで、上記対地Ｎｏ　　領域（４Ａ）“Ｏ
ＯＯ”は連続するタイムスロットに割当てる必要は全く
ない６例えば、タイムスロットＴＳＩ、ＴＳＩ。、ＴＳ
１３．ＴＳＩＩＳと飛び飛びでもよいし、タイムスロッ
トＴＳＩ、ＴＳ２４と最初と最後だけでも構わない。

この対地Ｂに対応した対地別ＭＦ位相同期回路を対地別
ＭＦ位相同期回路（３ｂ）とすると、この対地別ＭＦ位
相同期回路（３ｂ）は、記憶部（４）の上記対地ＮＯ領
領域４＾）が“０００“のタイムスロットで、ＭＦビッ
ト検出領域（４Ｂ）が”１“のタイムスロットを探す。

これは、そのタイムスロットの先頭ビットに対地別ＭＦ
同期ビットが存在することを示してしＡるにれを第４図
のタイムスロットＴＳ＋　に示す。

そこで、対地別ＭＦ位相同期回路（３ｂ）は上記タイム
スロットＴＳの先頭ビットにある対地別ＭＦ同期ビット
ＭＦ＋　（３２ａ）により、１フレーム総てのデータに
対してＭＦ位相同期処理を実行する。当該回路（３ｂ）
におけるＭＦ位相同期処理は、従来例のそれと同じであ
るため、データの最大遅延もＩＭＦ時間以内におさまる
。

この処理が終了したら、上記対地Ｎ０　　領域（４Ａ）
が”０００”でないタイムスロットに“１”を挿入する
。この例ではタイムスロットＴＳｊや、〜ＴＳ２４がそ
れにあたる。

次に、対地Ｎ。領域（４Ａ）が“ｏｏｏ　”のもので、
ＳＦ／ＭＦ識別ビット領域（４Ｂ）が“１”であるタイ
ムスロットに対して“１”を挿入する。この例ではタイ
ムスロットＴＳ、がそれである。これは、対地Ｂから送
信されたＳＦ系データを示しているからである。以上、
３段階の処理を経て対地ＢからのＭＦ系データはＭＦデ
ータ出力信号線（１０ｂ）に出力される。また、対地Ｃ
のデータも記憶部（４）の情報に従って対地別ＭＦ位相
同期回路（３Ｃ）で上記と同様の処理がなされ、ＭＦデ
ータ出力信号線（１０ｃ）より出力される。

なお、対地が割当てられなかった対地別ＭＦ位相同期回
路、例えば、対地別ＭＦ位相同期回路（３ｎ）は、常に
ＡＬＬ　　“１“を出力する。このような処理を施され
たＳＦデータ出力信号線（９）上のデータおよび同−Ｍ
Ｆ位相となった各ＭＦデータ出力信号線（１０ｂ）〜（
１０ｎ）上のデータは互いにぶつかることなく、ＡＮＤ
回路（５）により多重され出力される。

以上の処理において、各対地別ＭＦ位相同期回路（３ｂ
）〜（３ｎ）の最大遅延がＩＭＦ時間で、これらは総て
並列処理であることより、全対地ＭＦ位相同期回路（１
）全体の最大遅延もＩＭＦ時間以内である。また、ＳＦ
系データはＳＦ系制御回路（２）でＭＦ位相同期処理は
とられず、他のＭＦデータの処理におけるＭＦ時間分を
除いた遅延分のみが加算されるので、数ビットの遅延で
済む。

なお、上記実施例では対地の情報等を格納する記憶部（
４）としてＲＡＭで構成した場合について説明したが、
人が手軽に変更できる点で、スイッチでこれを代用して
も良く、対地の情報等が固定であるならば、Ｒｅａｄ　
０ｎｌｙ　Ｍｅｍｏｒｙ（ＲＯＭ）を使用しても上記実
施例と同様の効果を奏する。

また、上記実施例ではマルチフレームを２０フレームで
組む場合について説明したが、これも可変遅延用ＲＡＭ
　（４１）や、ＭＦ位相同期回路（３ｂ）〜（３ｎ）内
にあるメモリの容量を変えることにより自由に設定でき
、この場合も上記実施例と同様の効果を奏する。

また、上記実施例では対地数をＡ、Ｂ、Ｃの３地点で説
明したが、これ以上（最大８対地）でもよく、更に記憶
部（４）の対地Ｎ。領域（４Ａ）のビット数を増やし、
第４図のフレーム（３０）を構成するビット数を増やす
（伝送速度を上げる）ことによりタイムスロット（３１
）を増やせば、上記実施例の最大８対地以上の多地点に
も範囲が広げられ、同様の効果を奏する。

（発明の効果）以上のように、この発明によれば、各対地に関する情報
を記憶部に格納し、この記憶部の制御下で各対地毎のマ
ルチフレーム位相同期を並列処理するようにしたので、 ■同一フレームに混在多重する各々のデータに対して対
地別ＭＦ位相同期をとることができ、■当該処理におけ
るデータの最大遅延も従来のものと同じＩＭＦ時間以内
で行なえ、また、■マルチフレームを組んでいないＳＦ
系データは出力時の位相合せのためのビット遅延のみで
済むという効果がある。

４、図面の簡単説明第１図はこの発明の一実施例による全対地用マルチフレ
ーム位相同期回路を示すブロック図、第２図（ａ）、（
ｂ）は記憶部の構成を示す配置図、第３図は時分割多重
化装置により構成された分岐中継網を示す構成図、第４
図は第３図に示す分岐中継網の高速ディジタル回線）上
を流れるフレーム構成例を示すフレーム構成図、第５図
は従来のマルチフレーム位相同期回路の構成を示すブロ
ック図、第６図は従来のマルチフレーム位相同期回路で
処理されるデータのフレーム構成例を示すフレーム及び
マルチフレーム構成図である。

（１）は全対地用マルチフレーム位相同期回路、（２）
　はシングルフレーム系データ制御回路、（３）は対地
別マルチフレーム位相同期回路、（４）　は記憶部、（
５）はＡＮＤ回路、（２０ａ）　〜（２０ｃ）は時分割
多重化装置、（２１）は高速ディジタル回線、（２０ａ
）〜（２０ｃ）は回線終端装置、　（２３）は分岐接続
装置。

なお、図中、同一符号は同一、または相当部分を示す。

Claims

【特許請求の範囲】

複数の回線終端装置間に高速ディジタル回線を介して分
岐接続装置を接続した分岐中継網を用いて、上記複数の
回線終端装置の先に当該装置に対応して接続され、各対
地毎にマルチフレームを組んだデータを多重化したフレ
ーム信号を上記分岐中継網を介して送受信する時分割多
重化装置内の全対地用マルチフレーム位相同期回路にお
いて、対地数に応じた複数の対地別マルチフレーム位相
同期回路と、シングルフレームデータ系制御回路と、上
記複数の対地別マルチフレーム位相同期回路の出力およ
び上記シングルフレーム系データ制御回路の出力を多重
する多重化回路と、上記複数の対地別マルチフレーム位
相同期回路の動作及び上記シングルフレーム系データ制
御回路の動作を規定する情報を格納する記憶部とを具備
し、フレームの任意のタイムスロットに存在するマルチ
フレーム位相の異なる各対地毎のマルチフレーム系デー
タに対し、上記記憶部の各対地とタイムスロットの関係
を示す情報に基づいて、上記対地別マルチフレーム位相
同期回路にて同時に各々の対地別のマルチフレーム位相
同期をとるとともに、当該対地以外のタイムスロットに
対して識別符号を挿入し、かつ、シングルフレーム系デ
ータに対しては、上記シングルフレーム系データ制御回
路にて上記記憶部に格納されている情報に従って出力時
のビット位相合せとシングルフレーム系のデータの乗っ
ているタイムスロットに識別符号を挿入して出力し、上
記各対地別マルチフレーム位相同期回路より出力される
同一マルチフレーム位相の各対地別データと共に上記多
重化回路にて多重して出力することを特徴とする全対地
用マルチフレーム位相同期回路。