JPH0693668B2 - 全対地用マルチフレーム位相同期回路 - Google Patents
全対地用マルチフレーム位相同期回路Info
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- JPH0693668B2 JPH0693668B2 JP63325257A JP32525788A JPH0693668B2 JP H0693668 B2 JPH0693668 B2 JP H0693668B2 JP 63325257 A JP63325257 A JP 63325257A JP 32525788 A JP32525788 A JP 32525788A JP H0693668 B2 JPH0693668 B2 JP H0693668B2
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- frame
- ground
- data
- phase synchronization
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、多地点からの電話、ファクシミリ、計算機
等のマルチフレーム位相の異なるデータが混在多重され
たフレームを受信し、フレーム内の各受信データを同一
マルチフレーム位相に合せるマルチフレーム位相同期制
御に関するもので、特に、複数の対地より各々マルチフ
レーム位相同期の異なるデータを受信しても同時に各対
地毎の位相同期をとることができる全対地用マルチフレ
ーム位相同期回路に関するものである。
等のマルチフレーム位相の異なるデータが混在多重され
たフレームを受信し、フレーム内の各受信データを同一
マルチフレーム位相に合せるマルチフレーム位相同期制
御に関するもので、特に、複数の対地より各々マルチフ
レーム位相同期の異なるデータを受信しても同時に各対
地毎の位相同期をとることができる全対地用マルチフレ
ーム位相同期回路に関するものである。
第５図は例えば特開昭61−116445号公報に示された従来
のマルチフレーム（以下MFと記す）位相同期回路の機能
ブロック図であり、図において、（40）はMF位相同期回
路、（41）は可変遅延用RAM、（42）はフレーム位相比
較回路、（43）は受信データ、（44）内部フレーム同期
信号、（45）は内部クロック、（46）は上記MF位相同期
回路（40）で上記受信データ（43）より抽出したMF同期
信号、（47）は内部MF同期信号、（48）は上記MF位相同
期回路（40）より出力される上記MF同期信号（46）と同
期した受信データ、（49）は上記フレーム位相比較回路
（42）より出力される上記MF同期信号（46）と上記内部
MF同期信号（47）とのフレーム差を示す遅延フレーム信
号、（50）はMF位相同期がとられた受信データである。
のマルチフレーム（以下MFと記す）位相同期回路の機能
ブロック図であり、図において、（40）はMF位相同期回
路、（41）は可変遅延用RAM、（42）はフレーム位相比
較回路、（43）は受信データ、（44）内部フレーム同期
信号、（45）は内部クロック、（46）は上記MF位相同期
回路（40）で上記受信データ（43）より抽出したMF同期
信号、（47）は内部MF同期信号、（48）は上記MF位相同
期回路（40）より出力される上記MF同期信号（46）と同
期した受信データ、（49）は上記フレーム位相比較回路
（42）より出力される上記MF同期信号（46）と上記内部
MF同期信号（47）とのフレーム差を示す遅延フレーム信
号、（50）はMF位相同期がとられた受信データである。
ここで、マルチフレームのデータ構成としては、第６図
に示すように、例えば20フレームから成り、各フレーム
の先頭にはMF同期符号Fi（ｉ＝1,2,3,…,20）が設けら
れ、のMF同期符号Fiの後にデータ｛ai,bi,ci…｝（ｉ＝
1,2,3,…,20）が配されている。
に示すように、例えば20フレームから成り、各フレーム
の先頭にはMF同期符号Fi（ｉ＝1,2,3,…,20）が設けら
れ、のMF同期符号Fiの後にデータ｛ai,bi,ci…｝（ｉ＝
1,2,3,…,20）が配されている。
次に動作について説明する。内部クロック（45）に同期
した受信データ（43）にMF同期符号Fiが含まれているの
で、上記受信データ（43）をMF位相同期回路（40）に与
えることによって上記MF位相同期回路（40）は上記受信
データ（43）内の上記MF同期符号Fiを調べMF同期符号Fi
時点でパルスとなるMF同期信号（46）を出力してMFの同
期を取ると同時に、内部フレーム同期信号（44）と上記
内部クロック（45）を用いて上記受信データ（43）を上
記MF同期信号（46）と同期した受信データ（48）として
出力する。
した受信データ（43）にMF同期符号Fiが含まれているの
で、上記受信データ（43）をMF位相同期回路（40）に与
えることによって上記MF位相同期回路（40）は上記受信
データ（43）内の上記MF同期符号Fiを調べMF同期符号Fi
時点でパルスとなるMF同期信号（46）を出力してMFの同
期を取ると同時に、内部フレーム同期信号（44）と上記
内部クロック（45）を用いて上記受信データ（43）を上
記MF同期信号（46）と同期した受信データ（48）として
出力する。
一方、伝送データのフレームやMFの構成は予め決められ
ているので、内部の発振器より発生された上記内部クロ
ック（45）に同期して上記内部フレーム同期信号（44）
及び内部MF同期信号（47）が生成されるが、受信データ
（43）から見つけ出された上記MF同期信号（46）のパル
スの位置に対して内部に生成された上記内部MF同期信号
（47）のパルスの位置には一般にフレーム同期の整数倍
の位相ずれが生じている。そこで、上記MF同期回路（4
0）から取り出された上記MF同期信号（46）と内部で生
成された上記内部MF同期信号（47）のフレーム差TOをフ
レーム位相比較回路（42）で調べ、そのフレーム差に対
応する遅延フレーム信号（49）を可変遅延用RAM（41）
に与える。この可変遅延用RAM（41）は上記内部クロッ
ク（45）に同期し、フレーム周期の遅延フレーム数倍の
周期でアドレスを繰り返し、読み出し、書き込み、アド
レス更新を順次繰り返す。これにより上記受信データ
（48）に上記フレーム差TOを与えた受信データ（50）を
出力する。受信データ（50）は上記内部MF同期信号（4
7）と同期している。かくすれば、データはMFが非常に
長い場合でも正確に内部クロックに同期して上記受信デ
ータ（50）として上記可変遅延用RAM（41）から読み出
されることとなる。また、この処理でのデータの遅延は
最大で1 MF時間以内である。
ているので、内部の発振器より発生された上記内部クロ
ック（45）に同期して上記内部フレーム同期信号（44）
及び内部MF同期信号（47）が生成されるが、受信データ
（43）から見つけ出された上記MF同期信号（46）のパル
スの位置に対して内部に生成された上記内部MF同期信号
（47）のパルスの位置には一般にフレーム同期の整数倍
の位相ずれが生じている。そこで、上記MF同期回路（4
0）から取り出された上記MF同期信号（46）と内部で生
成された上記内部MF同期信号（47）のフレーム差TOをフ
レーム位相比較回路（42）で調べ、そのフレーム差に対
応する遅延フレーム信号（49）を可変遅延用RAM（41）
に与える。この可変遅延用RAM（41）は上記内部クロッ
ク（45）に同期し、フレーム周期の遅延フレーム数倍の
周期でアドレスを繰り返し、読み出し、書き込み、アド
レス更新を順次繰り返す。これにより上記受信データ
（48）に上記フレーム差TOを与えた受信データ（50）を
出力する。受信データ（50）は上記内部MF同期信号（4
7）と同期している。かくすれば、データはMFが非常に
長い場合でも正確に内部クロックに同期して上記受信デ
ータ（50）として上記可変遅延用RAM（41）から読み出
されることとなる。また、この処理でのデータの遅延は
最大で1 MF時間以内である。
従来のMF位相同期回路は以上のように構成されているの
で、１本の分岐中継回線を介して複数の時分割多重化装
置間でデータの送受信を行なうべく、複数の対地より送
信された各々MF位相同期の異なるデータが同一フレーム
内に混在している場合には、それぞれのデータを同一位
相に揃えることはできず、また、シングルフレーム（以
下SFと記す）系のデータに対してもMF位相同期をとるた
め、最大1 MF時間分の遅延が加わるなどの問題点があっ
た。
で、１本の分岐中継回線を介して複数の時分割多重化装
置間でデータの送受信を行なうべく、複数の対地より送
信された各々MF位相同期の異なるデータが同一フレーム
内に混在している場合には、それぞれのデータを同一位
相に揃えることはできず、また、シングルフレーム（以
下SFと記す）系のデータに対してもMF位相同期をとるた
め、最大1 MF時間分の遅延が加わるなどの問題点があっ
た。
この発明は上記のような問題点を解消するためになされ
たもので、複数の対地より各々MF位相同期の異なるデー
タを受信しても、同時に各対地毎のMF位相同期をとるこ
とができ、フレーム内に存在するMFを組んでいないSF系
データに対してはMF時間分の遅延なしに出力できるとと
もに、当該処理におけるデータの最大遅延も1 MFで抑え
ることができる全対地用位相同期回路を得ることを目的
とする。
たもので、複数の対地より各々MF位相同期の異なるデー
タを受信しても、同時に各対地毎のMF位相同期をとるこ
とができ、フレーム内に存在するMFを組んでいないSF系
データに対してはMF時間分の遅延なしに出力できるとと
もに、当該処理におけるデータの最大遅延も1 MFで抑え
ることができる全対地用位相同期回路を得ることを目的
とする。
この発明に係る全地対用MF位相同期回路は、複数の回線
終端装置間に高速ディジタル回線を介して分岐接続装置
を接続した分岐中継網を用いて、上記複数の回線終端装
置の先に当該装置に対応して接続され、各対地毎にマル
チフレームを組んだデータを多重化したフレーム信号を
上記分岐中継網を介して送受信する時分割多重化装置内
の全対地用マルチフレーム位相同期回路において、受信
されるフレームのタイムスロットに対応する各対地を２
進コード化した対地ナンバ領域、マルチフレーム同期ビ
ットが存在するタイムスロットを示すマルチフレームビ
ット検出領域およびシングルフレームデータとマルチフ
レームデータとの識別ビットを格納した識別ビット領域
を有する記憶部と、各対地毎に設けられて、入力データ
信号線に対して並列接続され、この入力データ信号線か
らの入力データとして受信されるフレームの任意のタイ
ムスロットに存在するマルチフレーム位相の異なる各対
地毎のマルチフレーム系データに対し、上記記憶部に格
納された対地ナンバ領域及びマルチフレームビット検出
領域内の情報に基づいて各々に割り当てられたタイムス
ロットに対してそれぞれ対地別のマルチフレーム位相同
期処理を同時並行処理し、割り当てられてないタイムス
ロットに対しては識別符号を挿入して出力する複数の対
地別マルチフレーム位相同期回路と、上記入力データ信
号線に対して上記複数の対地別マルチフレーム位相同期
回路と共に並列接続され、この入力データ信号線からの
入力データとして受信されるフレームの任意のタイムス
ロットに存在するシングルフレーム系データに対し、上
記記憶部に格納された識別ビット領域内の情報に基づい
て他のマルチフレームデータと位相を合わせるためのビ
ット位相合わせ処理を行い、他のタイムスロットに対し
ては識別符号を挿入して出力するシングルフレーム系デ
ータ制御回路と、上記複数の対地別マルチフレーム位相
同期回路の出力および上記シングルフレーム系データ制
御回路の出力を多重化する多重化回路とを備えたことを
特徴とするものである。
終端装置間に高速ディジタル回線を介して分岐接続装置
を接続した分岐中継網を用いて、上記複数の回線終端装
置の先に当該装置に対応して接続され、各対地毎にマル
チフレームを組んだデータを多重化したフレーム信号を
上記分岐中継網を介して送受信する時分割多重化装置内
の全対地用マルチフレーム位相同期回路において、受信
されるフレームのタイムスロットに対応する各対地を２
進コード化した対地ナンバ領域、マルチフレーム同期ビ
ットが存在するタイムスロットを示すマルチフレームビ
ット検出領域およびシングルフレームデータとマルチフ
レームデータとの識別ビットを格納した識別ビット領域
を有する記憶部と、各対地毎に設けられて、入力データ
信号線に対して並列接続され、この入力データ信号線か
らの入力データとして受信されるフレームの任意のタイ
ムスロットに存在するマルチフレーム位相の異なる各対
地毎のマルチフレーム系データに対し、上記記憶部に格
納された対地ナンバ領域及びマルチフレームビット検出
領域内の情報に基づいて各々に割り当てられたタイムス
ロットに対してそれぞれ対地別のマルチフレーム位相同
期処理を同時並行処理し、割り当てられてないタイムス
ロットに対しては識別符号を挿入して出力する複数の対
地別マルチフレーム位相同期回路と、上記入力データ信
号線に対して上記複数の対地別マルチフレーム位相同期
回路と共に並列接続され、この入力データ信号線からの
入力データとして受信されるフレームの任意のタイムス
ロットに存在するシングルフレーム系データに対し、上
記記憶部に格納された識別ビット領域内の情報に基づい
て他のマルチフレームデータと位相を合わせるためのビ
ット位相合わせ処理を行い、他のタイムスロットに対し
ては識別符号を挿入して出力するシングルフレーム系デ
ータ制御回路と、上記複数の対地別マルチフレーム位相
同期回路の出力および上記シングルフレーム系データ制
御回路の出力を多重化する多重化回路とを備えたことを
特徴とするものである。
この発明における複数の対地別MF位相同期回路は、受信
したフレームの各タイムスロット上のデータに対して、
記憶部よりそれぞれ割当てられた各対地とその中に含ま
れるMFを組んでいるデータのタイムスロットの関係を示
す情報を取り出し、それに基づき各々に割当てられたデ
ータの対地に対するMF位相同期をとり、当該回路に割当
てられていないタイムスロットに対しては識別符号“1"
を挿入して出力する。また、上記SF系制御回路は上記記
憶部に格納されているSF系データが割当てられたタイム
スロットの情報をもとに、そのタイムスロットのデータ
のみ出力時のビット位相合せ処理を行ない、他のタイム
スロットには識別符号“1"を挿入して出力する。そし
て、上記複数の対地別MF位相同期回路の総ての出力と上
記SF系制御回路の出力は、上記多重化回路により多重さ
れて出力する。
したフレームの各タイムスロット上のデータに対して、
記憶部よりそれぞれ割当てられた各対地とその中に含ま
れるMFを組んでいるデータのタイムスロットの関係を示
す情報を取り出し、それに基づき各々に割当てられたデ
ータの対地に対するMF位相同期をとり、当該回路に割当
てられていないタイムスロットに対しては識別符号“1"
を挿入して出力する。また、上記SF系制御回路は上記記
憶部に格納されているSF系データが割当てられたタイム
スロットの情報をもとに、そのタイムスロットのデータ
のみ出力時のビット位相合せ処理を行ない、他のタイム
スロットには識別符号“1"を挿入して出力する。そし
て、上記複数の対地別MF位相同期回路の総ての出力と上
記SF系制御回路の出力は、上記多重化回路により多重さ
れて出力する。
以下、この発明の一実施例を第１図に基づいて説明す
る。第１図において、全対地用MF位相同期回路（１）
は、SF系データ制御回路（２）、対地数に応じた複数の
対地別MF位相同期回路（3b）〜（3n）、上記SF系データ
制御回路（２）、対地別MF位相同期回路（3b）〜（3n）
を制御する情報を格納している記憶部（４）、上記SF系
データ制御回路（２）、対地別MF位相同期回路（3b）〜
（3n）の出力を多重する多重化回路としてのAND回路
（５）を備えており、また同図において、（６）は全対
地用MF位相同期回路（１）への入力データ信号線、
（７）は上記SF系データ制御回線（２）を制御するSF制
御信号線、（8b）〜（8n）は同じく上記対地別MF位相同
期回路（3b）〜（3n）を制御するMF制御信号線、（９）
は上記SF系データ制御回路（２）のSFデータ出力信号
線、（10b）〜（10n）は同じく上記対地別MF位相同期回
路（3b）〜（3n）のMFデータ出力信号線、（11）はAND
回路（５）の出力データ信号線である。ここで、上記記
憶部（４）はRAMで構成され、第２図に示すように、各
対地を２進コード化した対地No.領域（4A）、MF同期ビ
ットが存在するタイムスロットを示すMFビット検出領域
（4B）、SFデータとMFデータを識別するSF/MF識別ビッ
ト領域（4C）を有する。
る。第１図において、全対地用MF位相同期回路（１）
は、SF系データ制御回路（２）、対地数に応じた複数の
対地別MF位相同期回路（3b）〜（3n）、上記SF系データ
制御回路（２）、対地別MF位相同期回路（3b）〜（3n）
を制御する情報を格納している記憶部（４）、上記SF系
データ制御回路（２）、対地別MF位相同期回路（3b）〜
（3n）の出力を多重する多重化回路としてのAND回路
（５）を備えており、また同図において、（６）は全対
地用MF位相同期回路（１）への入力データ信号線、
（７）は上記SF系データ制御回線（２）を制御するSF制
御信号線、（8b）〜（8n）は同じく上記対地別MF位相同
期回路（3b）〜（3n）を制御するMF制御信号線、（９）
は上記SF系データ制御回路（２）のSFデータ出力信号
線、（10b）〜（10n）は同じく上記対地別MF位相同期回
路（3b）〜（3n）のMFデータ出力信号線、（11）はAND
回路（５）の出力データ信号線である。ここで、上記記
憶部（４）はRAMで構成され、第２図に示すように、各
対地を２進コード化した対地No.領域（4A）、MF同期ビ
ットが存在するタイムスロットを示すMFビット検出領域
（4B）、SFデータとMFデータを識別するSF/MF識別ビッ
ト領域（4C）を有する。
第３図は分岐中継網を用いた通信システム例を示すもの
で、（20a）〜（20c）は時分割多重化装置TDMA〜TDMC、
（21）は高速ディジタル回線、（22a）〜（22c）は回線
終端装置、（23）は分岐接続装置でを示し、複数の回線
終端装置（22a）〜（22c）間に高速ディジタル回線（2
1）を介して分岐接続装置（23）を接続して分岐中継網
が形成され、各対地毎にマルチフレームを組んだデータ
を多重化したフレーム信号を上記分岐中継網（23）を介
して送受信する時分割多重化装置（20a）〜（20c）は上
記複数の回線終端装置（22a）〜（22c）の先にそれぞれ
１対１に接続されている。そして、例えば時分割多重化
装置（20a）の中に上記全対地用MF位相同期回路（１）
が設けられている。
で、（20a）〜（20c）は時分割多重化装置TDMA〜TDMC、
（21）は高速ディジタル回線、（22a）〜（22c）は回線
終端装置、（23）は分岐接続装置でを示し、複数の回線
終端装置（22a）〜（22c）間に高速ディジタル回線（2
1）を介して分岐接続装置（23）を接続して分岐中継網
が形成され、各対地毎にマルチフレームを組んだデータ
を多重化したフレーム信号を上記分岐中継網（23）を介
して送受信する時分割多重化装置（20a）〜（20c）は上
記複数の回線終端装置（22a）〜（22c）の先にそれぞれ
１対１に接続されている。そして、例えば時分割多重化
装置（20a）の中に上記全対地用MF位相同期回路（１）
が設けられている。
ここで、上記分岐中継網の高速ディジタル回線（21）上
を流れるフレーム構成例としては、第４図に示すよう
に、例えば193ビットから成るフレーム（30）は、先頭
にフレームのフレーム同期ビット（31）が設けられ、後
続して、この例では、タイムスロットTS1〜TSjが時分割
多重化装置（20a）と（20b）間の通信用に割当てられ、
タイムスロットTSj+1〜TSkが時分割多重化装置（20a）
と（20c）間の通信用に割り当てられ、タイムスロットT
SK+1〜TS24が時分割多重化装置（20b）と（20c）間の通
信用に割当てられている。そして、各通信帯域の先頭の
タイムスロットTS1、TSj+1、TSk+1の先頭ビットに各々
の対地別MF同期ビット（32a）〜（32c）がある。
を流れるフレーム構成例としては、第４図に示すよう
に、例えば193ビットから成るフレーム（30）は、先頭
にフレームのフレーム同期ビット（31）が設けられ、後
続して、この例では、タイムスロットTS1〜TSjが時分割
多重化装置（20a）と（20b）間の通信用に割当てられ、
タイムスロットTSj+1〜TSkが時分割多重化装置（20a）
と（20c）間の通信用に割り当てられ、タイムスロットT
SK+1〜TS24が時分割多重化装置（20b）と（20c）間の通
信用に割当てられている。そして、各通信帯域の先頭の
タイムスロットTS1、TSj+1、TSk+1の先頭ビットに各々
の対地別MF同期ビット（32a）〜（32c）がある。
さらに、タイムスロットTSjにはSF系データが乗ってい
る。この時、時分割多重化装置TDMA（20a）から見た場
合、タイムスロットTS1〜TSjの帯域上のデータを対地Ｂ
のデータ、タイムスロットTSj+1〜TSkのデータを対地Ｃ
のデータと呼び、タイムスロットTSk+1〜TS24のデータ
はそれ以外となる。そして、このようなフレーム構成に
対応して記憶部（４）には例えば第２図（ｂ）に示す内
容を有する。
る。この時、時分割多重化装置TDMA（20a）から見た場
合、タイムスロットTS1〜TSjの帯域上のデータを対地Ｂ
のデータ、タイムスロットTSj+1〜TSkのデータを対地Ｃ
のデータと呼び、タイムスロットTSk+1〜TS24のデータ
はそれ以外となる。そして、このようなフレーム構成に
対応して記憶部（４）には例えば第２図（ｂ）に示す内
容を有する。
次に動作について説明する。
第３図に示す分岐中継網に接続されている各時分割多重
化装置（20a）〜（20c）は、第４図に示した幾つかのタ
イムスロットより成る各時分割多重化装置（20）間の通
信帯域が割当てられ、そこに該当する相手時分割多重化
装置（20）へ送るデータを挿入し、自分に割当てられな
かった帯域にはデータ“1"を挿入して高速ディジタル回
線（21）へ送出する。
化装置（20a）〜（20c）は、第４図に示した幾つかのタ
イムスロットより成る各時分割多重化装置（20）間の通
信帯域が割当てられ、そこに該当する相手時分割多重化
装置（20）へ送るデータを挿入し、自分に割当てられな
かった帯域にはデータ“1"を挿入して高速ディジタル回
線（21）へ送出する。
分岐接続装置（23）は、各時分割多重化装置（20）より
送られて来たフレームのANDをとることにより当該デー
タを１回線に多重化し、各回戦終端装置（22）を介して
各時分割多重化装置（20）に送出する。よって、各時分
割多重化装置（20）は、１回線内に多重された各対地の
データを受信するため、各対地毎のMF位相同期をとる必
要がある。
送られて来たフレームのANDをとることにより当該デー
タを１回線に多重化し、各回戦終端装置（22）を介して
各時分割多重化装置（20）に送出する。よって、各時分
割多重化装置（20）は、１回線内に多重された各対地の
データを受信するため、各対地毎のMF位相同期をとる必
要がある。
次に、時分割多重化装置（20a）での受信フレーム内デ
ータのMF制御動作を説明する。時分割多重化装置（20
a）で受信したフレームは、第１図に示す全対地用MF同
期回路（１）に入力され、SF系データ制御回路（２）、
対地別MF位相同期回路（3b）〜（3n）へ分配される。
ータのMF制御動作を説明する。時分割多重化装置（20
a）で受信したフレームは、第１図に示す全対地用MF同
期回路（１）に入力され、SF系データ制御回路（２）、
対地別MF位相同期回路（3b）〜（3n）へ分配される。
SF系データ制御回路（２）は、マルチフレームを組んで
いないSF系データのみを通過させ、MF系データの全ビッ
トを総て“1"に置き換える。この情報は記憶部（４）に
格納されている。第２図（ｂ）に示す記憶部（４）の内
容で、SF/MF識別ビット（4c）の列が“1"になっている
タイムスロットがSF系データを示している。そこで、SF
系データ制御回路（２）はこの列が“1"になっているタ
イムスロットを探し、そのタイムスロットのみAND回路
（５）の入力時、他のMFデータと位相を合わせるための
ビット位相制御を行ない、それ以外のタイムスロットに
は“1"を挿入してSFデータ出力線（９）に出力する。例
えば、第２図（ｂ）のタイムスロットTSjがSF系データ
を示している。
いないSF系データのみを通過させ、MF系データの全ビッ
トを総て“1"に置き換える。この情報は記憶部（４）に
格納されている。第２図（ｂ）に示す記憶部（４）の内
容で、SF/MF識別ビット（4c）の列が“1"になっている
タイムスロットがSF系データを示している。そこで、SF
系データ制御回路（２）はこの列が“1"になっているタ
イムスロットを探し、そのタイムスロットのみAND回路
（５）の入力時、他のMFデータと位相を合わせるための
ビット位相制御を行ない、それ以外のタイムスロットに
は“1"を挿入してSFデータ出力線（９）に出力する。例
えば、第２図（ｂ）のタイムスロットTSjがSF系データ
を示している。
次に、各対地毎のMFデータの処理に移る。対地Ｂを例に
とると、当該対地は記憶部（４）の対地No.領域（4A）
に第２図（ｂ）に示すようにコード化されて収まってい
る。この３ビットから成る上記対地No.領域（4A）で、
“000"が対地Ｂを示しているので、それに対応するタイ
ムスロットは総て対地Ｂから送信されたものとみなす。
第２図（ｂ）で対地No領域（4A）が、“000"であるタイ
ムスロットは、タイムスロットTS1〜TSjであり、この領
域に対地Ｂのデータが存在する。ここで、上記対地No.
領域（4A）“000"は連続するタイムスロットに割当てる
必要は全くない。例えば、タイムスロットTS1、TS10、T
S13、TS18と飛び飛びでもよいし、タイムスロットTS1、
TS24と最初と最後だけでも構わない。
とると、当該対地は記憶部（４）の対地No.領域（4A）
に第２図（ｂ）に示すようにコード化されて収まってい
る。この３ビットから成る上記対地No.領域（4A）で、
“000"が対地Ｂを示しているので、それに対応するタイ
ムスロットは総て対地Ｂから送信されたものとみなす。
第２図（ｂ）で対地No領域（4A）が、“000"であるタイ
ムスロットは、タイムスロットTS1〜TSjであり、この領
域に対地Ｂのデータが存在する。ここで、上記対地No.
領域（4A）“000"は連続するタイムスロットに割当てる
必要は全くない。例えば、タイムスロットTS1、TS10、T
S13、TS18と飛び飛びでもよいし、タイムスロットTS1、
TS24と最初と最後だけでも構わない。
この対地Ｂに対応した対地別MF位相同期回路を対地別MF
位相同期回路（3b）とすると、この対地別MF位相同期回
路（3b）は、記憶部（４）の上記対地No.領域（4A）が
“000"のタイムスロットで、MFビット検出領域（4B）が
“1"のタイムスロットを探す。これは、そのタイムスロ
ットの先頭ビットに対地別MF同期ビットが存在すること
を示している。これを第４図のタイムスロットTS1に示
す。そこで、対地別MF位相同期回路（3b）は上記タイム
スロットTSの先頭ビットにある対地別MF同期ビットMF1
（32a）により、１フレーム総てのデータに対してMF位
相同期処理を実行する。当該回路（3b）におけるMF位相
同期処理は、従来例のそれと同じであるため、データの
最大遅延も1 MF時間以内におさまる。
位相同期回路（3b）とすると、この対地別MF位相同期回
路（3b）は、記憶部（４）の上記対地No.領域（4A）が
“000"のタイムスロットで、MFビット検出領域（4B）が
“1"のタイムスロットを探す。これは、そのタイムスロ
ットの先頭ビットに対地別MF同期ビットが存在すること
を示している。これを第４図のタイムスロットTS1に示
す。そこで、対地別MF位相同期回路（3b）は上記タイム
スロットTSの先頭ビットにある対地別MF同期ビットMF1
（32a）により、１フレーム総てのデータに対してMF位
相同期処理を実行する。当該回路（3b）におけるMF位相
同期処理は、従来例のそれと同じであるため、データの
最大遅延も1 MF時間以内におさまる。
この処理が終了したら、上記対地No.領域（4A）が“00
0"でないタイムスロットに“FF"を挿入する。この例で
はタイムスロットTSj+1〜TS24がそれにあたる。
0"でないタイムスロットに“FF"を挿入する。この例で
はタイムスロットTSj+1〜TS24がそれにあたる。
次に、対地No.領域（4A）が“000"のもので、SF/MF識別
ビット領域（4B）が“1"であるタイムスロットに対して
“FF"を挿入する。この例ではタイムスロットTSjがそれ
である。これは、対地Ｂから送信されたSF系データを示
しているからである。以上、３段階の処理を経て対地Ｂ
からのMF系データはMFデータ出力信号線（10b）に出力
される。また、対地Ｃのデータも記憶部（４）の情報に
従って対地別MF位相同期回路（3c）で上記と同様の処理
がなされ、MFデータ出力信号線（10c）より出力され
る。
ビット領域（4B）が“1"であるタイムスロットに対して
“FF"を挿入する。この例ではタイムスロットTSjがそれ
である。これは、対地Ｂから送信されたSF系データを示
しているからである。以上、３段階の処理を経て対地Ｂ
からのMF系データはMFデータ出力信号線（10b）に出力
される。また、対地Ｃのデータも記憶部（４）の情報に
従って対地別MF位相同期回路（3c）で上記と同様の処理
がなされ、MFデータ出力信号線（10c）より出力され
る。
なお、対地が割当てられなかった対地別MF位相同期回
路、例えば、対地別MF位相同期回路（3n）は、常にALL
“1"を出力する。このような処理を施されたSFデータ出
力信号線（９）上のデータおよび同一MF位相となった各
MFデータ出力信号線（10b）〜（10n）上のデータは互い
にぶつかることなく、AND回路（５）により多重され出
力される。
路、例えば、対地別MF位相同期回路（3n）は、常にALL
“1"を出力する。このような処理を施されたSFデータ出
力信号線（９）上のデータおよび同一MF位相となった各
MFデータ出力信号線（10b）〜（10n）上のデータは互い
にぶつかることなく、AND回路（５）により多重され出
力される。
以上の処理において、各対地別MF位相同期回路（3b）〜
（3n）の最大遅延が1 MF時間で、これらは総て並列処理
であることより、全対地MF位相同期回路（１）全体の最
大遅延も1 MF時間以内である。また、SF系データはSF系
制御回路（２）でMF位相同期処理はとられず、他のMFデ
ータの処理におけるMF時間分を除いた遅延分のみが加算
されるので、数ビットの遅延で済む。
（3n）の最大遅延が1 MF時間で、これらは総て並列処理
であることより、全対地MF位相同期回路（１）全体の最
大遅延も1 MF時間以内である。また、SF系データはSF系
制御回路（２）でMF位相同期処理はとられず、他のMFデ
ータの処理におけるMF時間分を除いた遅延分のみが加算
されるので、数ビットの遅延で済む。
なお、上記実施例では対地の情報等を格納する記憶部
（４）としてRAMで構成した場合について説明したが、
人が手軽に変更できる点で、スイッチでこれを代用して
も良く、対地の情報等が固定であるならば、Read Only
Memory（ROM）を使用しても上記実施例と同様の効果を
奏する。
（４）としてRAMで構成した場合について説明したが、
人が手軽に変更できる点で、スイッチでこれを代用して
も良く、対地の情報等が固定であるならば、Read Only
Memory（ROM）を使用しても上記実施例と同様の効果を
奏する。
また、上記実施例ではマルチフレームを20フレームで組
む場合について説明したが、これも可変遅延用RAM（4
1）や、MF位相同期回路（3b）〜（3n）内にあるメモリ
の容量を変えることにより自由に設定でき、この場合も
上記実施例と同様の効果を奏する。
む場合について説明したが、これも可変遅延用RAM（4
1）や、MF位相同期回路（3b）〜（3n）内にあるメモリ
の容量を変えることにより自由に設定でき、この場合も
上記実施例と同様の効果を奏する。
また、上記実施例では対地数をA,B,Cの３地点で説明し
たが、これ以上（最大８対地）でもよく、更に記憶部
（４）の対地No.領域（4A）のビット数を増やし、第４
図のフレーム（30）を構成するビット数を増やす（伝送
速度を上げる）ことによりタイムスロット（31）を増や
せば、上記実施例の最大８対地以上の多地点にも範囲が
広げられ、同様の効果を奏する。
たが、これ以上（最大８対地）でもよく、更に記憶部
（４）の対地No.領域（4A）のビット数を増やし、第４
図のフレーム（30）を構成するビット数を増やす（伝送
速度を上げる）ことによりタイムスロット（31）を増や
せば、上記実施例の最大８対地以上の多地点にも範囲が
広げられ、同様の効果を奏する。
以上のように、この発明によれば、各対地に関する情報
を記憶部に格納し、この記憶部の制御下で各対地毎のマ
ルチフレーム位相同期を並列処理するようにしたので、 同一フレームに混在多重する各々のデータに対して対
地別MF位相同期をとることができ、 当該処理におけるデータの最大遅延も従来のものと同
じ1 MF時間以内で行なえ、また、 マルチフレームを組んでいないSF系データは出力時の
位相合せのためのビット遅延のみで済むという効果があ
る。
を記憶部に格納し、この記憶部の制御下で各対地毎のマ
ルチフレーム位相同期を並列処理するようにしたので、 同一フレームに混在多重する各々のデータに対して対
地別MF位相同期をとることができ、 当該処理におけるデータの最大遅延も従来のものと同
じ1 MF時間以内で行なえ、また、 マルチフレームを組んでいないSF系データは出力時の
位相合せのためのビット遅延のみで済むという効果があ
る。
第１図はこの発明の一実施例による全対地用マルチフレ
ーム位相同期回路を示すブロック図、第２図（ａ）、
（ｂ）は記憶部の構成を示す配置図、第３図は時分割多
重化装置により構成された分岐中継網を示す構成図、第
４図は第３図に示す分岐中継網の高速ディジタル回線）
上を流れるフレーム構成例を示すフレーム構成図、第５
図は従来のマルチフレーム位相同期回路の構成を示すブ
ロック図、第６図は従来のマルチフレーム位相同期回路
で処理されるデータのフレーム構成例を示すフレーム及
びマルチフレーム構成図である。 （１）は全対地用マルチフレーム位相同期回路、（２）
はシングルフレーム系データ制御回路、（３）は対地別
マルチフレーム位相同期回路、（４）は記憶部、（５）
はAND回路、（20a）〜（20c）は時分割多重化装置、（2
1）は高速ディジタル回線、（22a）〜（22c）は回線終
端装置、（23）は分岐接続装置。 なお、図中、同一符号は同一、または相当部分を示す。
ーム位相同期回路を示すブロック図、第２図（ａ）、
（ｂ）は記憶部の構成を示す配置図、第３図は時分割多
重化装置により構成された分岐中継網を示す構成図、第
４図は第３図に示す分岐中継網の高速ディジタル回線）
上を流れるフレーム構成例を示すフレーム構成図、第５
図は従来のマルチフレーム位相同期回路の構成を示すブ
ロック図、第６図は従来のマルチフレーム位相同期回路
で処理されるデータのフレーム構成例を示すフレーム及
びマルチフレーム構成図である。 （１）は全対地用マルチフレーム位相同期回路、（２）
はシングルフレーム系データ制御回路、（３）は対地別
マルチフレーム位相同期回路、（４）は記憶部、（５）
はAND回路、（20a）〜（20c）は時分割多重化装置、（2
1）は高速ディジタル回線、（22a）〜（22c）は回線終
端装置、（23）は分岐接続装置。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- 【請求項１】複数の回線終端装置間に高速ディジタル回
線を介して分岐接続装置を接続した分岐中継網を用い
て、上記複数の回線終端装置の先に当該装置に対応して
接続され、各対地毎にマルチフレームを組んだデータを
多重化したフレーム信号を上記分岐中継網を介して送受
信する時分割多重化装置内の全対地用マルチフレーム位
相同期回路において、受信されるフレームのタイムスロ
ット対応する各対地を２進コード化した対地ナンバ領
域、マルチフレーム同期ビットが存在するタイムスロッ
トを示すマルチフレームビット検出領域およびシングル
フレームデータとマルチフレームデータとの識別ビット
を格納した識別ビット領域を有する記憶部と、各対地毎
に設けられて、入力データ信号線に対して並列接続さ
れ、この入力データ信号線からの入力データとして受信
されるフレームの任意のタイムスロットに存在するマル
チフレーム位相の異なる各対地毎のマルチフレーム系デ
ータに対し、上記記憶部に格納された対地ナンバ領域及
びマルチフレームビット検出領域内の情報に基づいて各
々に割り当てられたタイムスロットに対してそれぞれ対
地別のマルチフレーム位相同期処理を同時並行処理し、
割り当てられてないタイムスロットに対しては識別符号
を挿入して出力する複数の対地別マルチフレーム位相同
期回路と、上記入力データ信号線に対して上記複数の対
地別マルチフレーム位相同期回路と共に並列接続され、
この入力データ信号線からの入力データとして受信され
るフレームの任意のタイムスロットに存在するシングル
フレーム系データに対し、上記記憶部に格納された識別
ビット領域内の情報に基づいて他のマルチフレームデー
タと位相を合わせるためのビット位相合わせ処理を行
い、他のタイムスロットに対しては識別符号を挿入して
出力するシングルフレーム系データ制御回路と、上記複
数の対地別マルチフレーム位相同期回路の出力および上
記シングルフレーム系データ制御回路の出力を多重化す
る多重化回路とを備えたことを特徴とする全対地用マル
チフレーム位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63325257A JPH0693668B2 (ja) | 1988-12-23 | 1988-12-23 | 全対地用マルチフレーム位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63325257A JPH0693668B2 (ja) | 1988-12-23 | 1988-12-23 | 全対地用マルチフレーム位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02170736A JPH02170736A (ja) | 1990-07-02 |
| JPH0693668B2 true JPH0693668B2 (ja) | 1994-11-16 |
Family
ID=18174792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63325257A Expired - Lifetime JPH0693668B2 (ja) | 1988-12-23 | 1988-12-23 | 全対地用マルチフレーム位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0693668B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6239928A (ja) * | 1985-08-15 | 1987-02-20 | Mitsubishi Electric Corp | デイジタルデ−タ多重化装置 |
| JPS63139435A (ja) * | 1986-12-02 | 1988-06-11 | Mitsubishi Electric Corp | 時分割多重通信システム |
| JPS63283328A (ja) * | 1987-05-15 | 1988-11-21 | Mitsubishi Electric Corp | 時分割多重化伝送方法 |
-
1988
- 1988-12-23 JP JP63325257A patent/JPH0693668B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6239928A (ja) * | 1985-08-15 | 1987-02-20 | Mitsubishi Electric Corp | デイジタルデ−タ多重化装置 |
| JPS63139435A (ja) * | 1986-12-02 | 1988-06-11 | Mitsubishi Electric Corp | 時分割多重通信システム |
| JPS63283328A (ja) * | 1987-05-15 | 1988-11-21 | Mitsubishi Electric Corp | 時分割多重化伝送方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02170736A (ja) | 1990-07-02 |
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