JPH0693668B2 - All-ground multi-frame phase synchronization circuit - Google Patents
All-ground multi-frame phase synchronization circuitInfo
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- JPH0693668B2 JPH0693668B2 JP63325257A JP32525788A JPH0693668B2 JP H0693668 B2 JPH0693668 B2 JP H0693668B2 JP 63325257 A JP63325257 A JP 63325257A JP 32525788 A JP32525788 A JP 32525788A JP H0693668 B2 JPH0693668 B2 JP H0693668B2
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- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、多地点からの電話、ファクシミリ、計算機
等のマルチフレーム位相の異なるデータが混在多重され
たフレームを受信し、フレーム内の各受信データを同一
マルチフレーム位相に合せるマルチフレーム位相同期制
御に関するもので、特に、複数の対地より各々マルチフ
レーム位相同期の異なるデータを受信しても同時に各対
地毎の位相同期をとることができる全対地用マルチフレ
ーム位相同期回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial field of application] The present invention receives a frame in which data having different multi-frame phases, such as a telephone, a facsimile, a computer, etc., from multiple points are mixed and multiplexed, and each reception in the frame is performed. This relates to multi-frame phase synchronization control that matches data to the same multi-frame phase, and in particular, all ground that can simultaneously achieve phase synchronization for each ground even if data with different multi-frame phase synchronization is received from multiple grounds. The present invention relates to a multi-frame phase synchronization circuit for use in a computer.
第５図は例えば特開昭61−116445号公報に示された従来
のマルチフレーム（以下MFと記す）位相同期回路の機能
ブロック図であり、図において、（40）はMF位相同期回
路、（41）は可変遅延用RAM、（42）はフレーム位相比
較回路、（43）は受信データ、（44）内部フレーム同期
信号、（45）は内部クロック、（46）は上記MF位相同期
回路（40）で上記受信データ（43）より抽出したMF同期
信号、（47）は内部MF同期信号、（48）は上記MF位相同
期回路（40）より出力される上記MF同期信号（46）と同
期した受信データ、（49）は上記フレーム位相比較回路
（42）より出力される上記MF同期信号（46）と上記内部
MF同期信号（47）とのフレーム差を示す遅延フレーム信
号、（50）はMF位相同期がとられた受信データである。FIG. 5 is a functional block diagram of a conventional multi-frame (hereinafter referred to as MF) phase synchronization circuit disclosed in, for example, Japanese Patent Laid-Open No. 61-116445, in which (40) is an MF phase synchronization circuit. 41) variable delay RAM, (42) frame phase comparison circuit, (43) received data, (44) internal frame synchronization signal, (45) internal clock, (46) above MF phase synchronization circuit (40) ), The MF sync signal extracted from the received data (43), (47) the internal MF sync signal, and (48) the MF sync signal (46) output from the MF phase sync circuit (40). The received data (49) is the MF sync signal (46) output from the frame phase comparator circuit (42) and the internal
A delayed frame signal indicating a frame difference from the MF synchronization signal (47), and (50) is reception data which is MF phase synchronized.
ここで、マルチフレームのデータ構成としては、第６図
に示すように、例えば20フレームから成り、各フレーム
の先頭にはMF同期符号Fi（ｉ＝1,2,3,…,20）が設けら
れ、のMF同期符号Fiの後にデータ｛ai,bi,ci…｝（ｉ＝
1,2,3,…,20）が配されている。As shown in FIG. 6, the multi-frame data structure is composed of, for example, 20 frames, and an MF synchronization code Fi (i = 1,2,3, ..., 20) is provided at the beginning of each frame. And the data {ai, bi, ci ...} (i =
1,2,3, ..., 20) are arranged.
次に動作について説明する。内部クロック（45）に同期
した受信データ（43）にMF同期符号Fiが含まれているの
で、上記受信データ（43）をMF位相同期回路（40）に与
えることによって上記MF位相同期回路（40）は上記受信
データ（43）内の上記MF同期符号Fiを調べMF同期符号Fi
時点でパルスとなるMF同期信号（46）を出力してMFの同
期を取ると同時に、内部フレーム同期信号（44）と上記
内部クロック（45）を用いて上記受信データ（43）を上
記MF同期信号（46）と同期した受信データ（48）として
出力する。Next, the operation will be described. Since the reception data (43) synchronized with the internal clock (45) contains the MF synchronization code Fi, the reception data (43) is given to the MF phase synchronization circuit (40), whereby the MF phase synchronization circuit (40) is supplied. ) Checks the MF sync code Fi in the received data (43) and checks the MF sync code Fi.
At the same time, the MF synchronization signal (46) that becomes a pulse is output to synchronize the MF, and at the same time, the received data (43) is synchronized with the MF using the internal frame synchronization signal (44) and the internal clock (45). Output as received data (48) synchronized with the signal (46).
一方、伝送データのフレームやMFの構成は予め決められ
ているので、内部の発振器より発生された上記内部クロ
ック（45）に同期して上記内部フレーム同期信号（44）
及び内部MF同期信号（47）が生成されるが、受信データ
（43）から見つけ出された上記MF同期信号（46）のパル
スの位置に対して内部に生成された上記内部MF同期信号
（47）のパルスの位置には一般にフレーム同期の整数倍
の位相ずれが生じている。そこで、上記MF同期回路（4
0）から取り出された上記MF同期信号（46）と内部で生
成された上記内部MF同期信号（47）のフレーム差TOをフ
レーム位相比較回路（42）で調べ、そのフレーム差に対
応する遅延フレーム信号（49）を可変遅延用RAM（41）
に与える。この可変遅延用RAM（41）は上記内部クロッ
ク（45）に同期し、フレーム周期の遅延フレーム数倍の
周期でアドレスを繰り返し、読み出し、書き込み、アド
レス更新を順次繰り返す。これにより上記受信データ
（48）に上記フレーム差TOを与えた受信データ（50）を
出力する。受信データ（50）は上記内部MF同期信号（4
7）と同期している。かくすれば、データはMFが非常に
長い場合でも正確に内部クロックに同期して上記受信デ
ータ（50）として上記可変遅延用RAM（41）から読み出
されることとなる。また、この処理でのデータの遅延は
最大で1 MF時間以内である。On the other hand, since the frame of the transmission data and the structure of the MF are predetermined, the internal frame synchronization signal (44) is synchronized with the internal clock (45) generated by the internal oscillator.
And an internal MF synchronization signal (47) is generated, the internal MF synchronization signal (47) internally generated for the pulse position of the MF synchronization signal (46) found from the received data (43). In general, the position of the pulse) has a phase shift that is an integral multiple of the frame synchronization. Therefore, the MF synchronization circuit (4
Examine 0) retrieved the MF sync signal (46) and generated the internal MF sync signals within the frame difference T O (47) with a frame phase comparator (42), a delay corresponding to the frame difference Variable delay RAM for frame signal (49) (41)
Give to. The variable delay RAM (41) is synchronized with the internal clock (45), and repeats the address in a cycle of a delay frame number times the frame cycle, and sequentially reads, writes, and updates the address. As a result, the reception data (50) obtained by adding the frame difference T O to the reception data (48) is output. The received data (50) is the internal MF sync signal (4
7) synchronized with. Thus, even if the MF is very long, the data can be read from the variable delay RAM (41) as the received data (50) accurately in synchronization with the internal clock. In addition, the maximum data delay in this process is within 1 MF hours.
従来のMF位相同期回路は以上のように構成されているの
で、１本の分岐中継回線を介して複数の時分割多重化装
置間でデータの送受信を行なうべく、複数の対地より送
信された各々MF位相同期の異なるデータが同一フレーム
内に混在している場合には、それぞれのデータを同一位
相に揃えることはできず、また、シングルフレーム（以
下SFと記す）系のデータに対してもMF位相同期をとるた
め、最大1 MF時間分の遅延が加わるなどの問題点があっ
た。Since the conventional MF phase-locked loop circuit is configured as described above, in order to transmit and receive data between a plurality of time division multiplexers via one branch relay line, each of the data transmitted from a plurality of grounds is transmitted. When data with different MF phase synchronization are mixed in the same frame, it is not possible to align each data to the same phase, and MF is also applied to single frame (hereinafter referred to as SF) data. Due to the phase synchronization, there was a problem that a delay of up to 1 MF time was added.
この発明は上記のような問題点を解消するためになされ
たもので、複数の対地より各々MF位相同期の異なるデー
タを受信しても、同時に各対地毎のMF位相同期をとるこ
とができ、フレーム内に存在するMFを組んでいないSF系
データに対してはMF時間分の遅延なしに出力できるとと
もに、当該処理におけるデータの最大遅延も1 MFで抑え
ることができる全対地用位相同期回路を得ることを目的
とする。The present invention has been made to solve the above problems, even when receiving different MF phase synchronization data from a plurality of ground, it is possible to simultaneously MF phase synchronization for each ground, An all-ground phase-locked loop circuit that can output SF data that does not form MF in the frame without delay for MF time and can also suppress the maximum delay of data in the processing by 1 MF The purpose is to get.
この発明に係る全地対用MF位相同期回路は、複数の回線
終端装置間に高速ディジタル回線を介して分岐接続装置
を接続した分岐中継網を用いて、上記複数の回線終端装
置の先に当該装置に対応して接続され、各対地毎にマル
チフレームを組んだデータを多重化したフレーム信号を
上記分岐中継網を介して送受信する時分割多重化装置内
の全対地用マルチフレーム位相同期回路において、受信
されるフレームのタイムスロットに対応する各対地を２
進コード化した対地ナンバ領域、マルチフレーム同期ビ
ットが存在するタイムスロットを示すマルチフレームビ
ット検出領域およびシングルフレームデータとマルチフ
レームデータとの識別ビットを格納した識別ビット領域
を有する記憶部と、各対地毎に設けられて、入力データ
信号線に対して並列接続され、この入力データ信号線か
らの入力データとして受信されるフレームの任意のタイ
ムスロットに存在するマルチフレーム位相の異なる各対
地毎のマルチフレーム系データに対し、上記記憶部に格
納された対地ナンバ領域及びマルチフレームビット検出
領域内の情報に基づいて各々に割り当てられたタイムス
ロットに対してそれぞれ対地別のマルチフレーム位相同
期処理を同時並行処理し、割り当てられてないタイムス
ロットに対しては識別符号を挿入して出力する複数の対
地別マルチフレーム位相同期回路と、上記入力データ信
号線に対して上記複数の対地別マルチフレーム位相同期
回路と共に並列接続され、この入力データ信号線からの
入力データとして受信されるフレームの任意のタイムス
ロットに存在するシングルフレーム系データに対し、上
記記憶部に格納された識別ビット領域内の情報に基づい
て他のマルチフレームデータと位相を合わせるためのビ
ット位相合わせ処理を行い、他のタイムスロットに対し
ては識別符号を挿入して出力するシングルフレーム系デ
ータ制御回路と、上記複数の対地別マルチフレーム位相
同期回路の出力および上記シングルフレーム系データ制
御回路の出力を多重化する多重化回路とを備えたことを
特徴とするものである。The all-to-one MF phase synchronization circuit according to the present invention uses a branch relay network in which a branch connection device is connected between a plurality of line terminal devices through a high-speed digital line, In an all-ground multi-frame phase synchronization circuit in a time-division multiplexing device that is connected corresponding to the device and transmits and receives a frame signal that multiplexes data that forms a multi-frame for each ground via the branch relay network , 2 for each ground corresponding to the time slot of the received frame
A storage unit having a binary coded ground number area, a multi-frame bit detection area indicating a time slot in which a multi-frame synchronization bit exists, and an identification bit area storing identification bits for single frame data and multi-frame data, and each ground. Multiframes that are provided for each and are connected in parallel to the input data signal line, and that exist in an arbitrary time slot of a frame that is received as input data from this input data signal line. Simultaneous parallel processing of multiframe phase synchronization processing for each ground with respect to the system data for the time slot assigned to each based on the information in the ground number area and the multiframe bit detection area stored in the storage unit. For unassigned timeslots A plurality of multi-frame phase synchronization circuits for each ground for inserting and outputting different codes and a plurality of multi-frame phase synchronization circuits for each ground are connected in parallel to the input data signal line, and an input from this input data signal line A bit phase for matching the phase of other single frame data with the data of the single frame system existing in an arbitrary time slot of the frame received as data based on the information in the identification bit area stored in the storage section. A single frame data control circuit that performs matching processing and inserts and outputs an identification code for other time slots, and outputs of the plurality of ground-based multiframe phase synchronization circuits and the single frame data control circuit And a multiplexing circuit for multiplexing outputs.
この発明における複数の対地別MF位相同期回路は、受信
したフレームの各タイムスロット上のデータに対して、
記憶部よりそれぞれ割当てられた各対地とその中に含ま
れるMFを組んでいるデータのタイムスロットの関係を示
す情報を取り出し、それに基づき各々に割当てられたデ
ータの対地に対するMF位相同期をとり、当該回路に割当
てられていないタイムスロットに対しては識別符号“1"
を挿入して出力する。また、上記SF系制御回路は上記記
憶部に格納されているSF系データが割当てられたタイム
スロットの情報をもとに、そのタイムスロットのデータ
のみ出力時のビット位相合せ処理を行ない、他のタイム
スロットには識別符号“1"を挿入して出力する。そし
て、上記複数の対地別MF位相同期回路の総ての出力と上
記SF系制御回路の出力は、上記多重化回路により多重さ
れて出力する。A plurality of ground-based MF phase synchronization circuits in the present invention, for the data on each time slot of the received frame,
From the storage unit, the information indicating the relationship between each assigned ground and the time slot of the data forming the MF contained therein is taken out, and the MF phase synchronization of the assigned data to the ground is taken based on the information. Identification code "1" for time slots not assigned to the circuit
Insert and output. Further, the SF system control circuit performs a bit phase matching process when outputting only the data of the time slot based on the information of the time slot to which the SF system data stored in the storage section is assigned, and An identification code "1" is inserted in the time slot and output. Then, all outputs of the plurality of ground-based MF phase synchronization circuits and outputs of the SF system control circuit are multiplexed by the multiplexing circuit and output.
以下、この発明の一実施例を第１図に基づいて説明す
る。第１図において、全対地用MF位相同期回路（１）
は、SF系データ制御回路（２）、対地数に応じた複数の
対地別MF位相同期回路（3b）〜（3n）、上記SF系データ
制御回路（２）、対地別MF位相同期回路（3b）〜（3n）
を制御する情報を格納している記憶部（４）、上記SF系
データ制御回路（２）、対地別MF位相同期回路（3b）〜
（3n）の出力を多重する多重化回路としてのAND回路
（５）を備えており、また同図において、（６）は全対
地用MF位相同期回路（１）への入力データ信号線、
（７）は上記SF系データ制御回線（２）を制御するSF制
御信号線、（8b）〜（8n）は同じく上記対地別MF位相同
期回路（3b）〜（3n）を制御するMF制御信号線、（９）
は上記SF系データ制御回路（２）のSFデータ出力信号
線、（10b）〜（10n）は同じく上記対地別MF位相同期回
路（3b）〜（3n）のMFデータ出力信号線、（11）はAND
回路（５）の出力データ信号線である。ここで、上記記
憶部（４）はRAMで構成され、第２図に示すように、各
対地を２進コード化した対地No.領域（4A）、MF同期ビ
ットが存在するタイムスロットを示すMFビット検出領域
（4B）、SFデータとMFデータを識別するSF/MF識別ビッ
ト領域（4C）を有する。An embodiment of the present invention will be described below with reference to FIG. In Figure 1, MF phase lock circuit for all ground (1)
Is a SF system data control circuit (2), a plurality of ground-based MF phase synchronization circuits (3b) to (3n) according to the number of grounds, the SF system data control circuit (2), and a ground-based MF phase synchronization circuit (3b). ) ~ (3n)
Storage section (4) for storing information for controlling the above, the above SF system data control circuit (2), and the ground-specific MF phase synchronization circuit (3b)
An AND circuit (5) is provided as a multiplexing circuit for multiplexing the outputs of (3n), and in the figure, (6) is an input data signal line to the all-to-ground MF phase synchronization circuit (1),
(7) is an SF control signal line for controlling the SF data control line (2), and (8b) to (8n) are also MF control signals for controlling the ground-specific MF phase synchronization circuits (3b) to (3n). Line, (9)
Is the SF data output signal line of the SF data control circuit (2), (10b) to (10n) is the MF data output signal line of the MF phase synchronization circuits (3b) to (3n) for each ground, (11) Is AND
It is an output data signal line of the circuit (5). Here, the storage unit (4) is composed of a RAM, and as shown in FIG. 2, a ground No. area (4A) in which each ground is binary coded, and an MF indicating a time slot in which an MF synchronization bit exists. It has a bit detection area (4B) and an SF / MF identification bit area (4C) for identifying SF data and MF data.
第３図は分岐中継網を用いた通信システム例を示すもの
で、（20a）〜（20c）は時分割多重化装置TDMA〜TDMC、
（21）は高速ディジタル回線、（22a）〜（22c）は回線
終端装置、（23）は分岐接続装置でを示し、複数の回線
終端装置（22a）〜（22c）間に高速ディジタル回線（2
1）を介して分岐接続装置（23）を接続して分岐中継網
が形成され、各対地毎にマルチフレームを組んだデータ
を多重化したフレーム信号を上記分岐中継網（23）を介
して送受信する時分割多重化装置（20a）〜（20c）は上
記複数の回線終端装置（22a）〜（22c）の先にそれぞれ
１対１に接続されている。そして、例えば時分割多重化
装置（20a）の中に上記全対地用MF位相同期回路（１）
が設けられている。FIG. 3 shows an example of a communication system using a branch relay network. (20a) to (20c) are time division multiplexers TDM A to TDM C ,
(21) shows a high-speed digital line, (22a) to (22c) show a line terminating device, and (23) shows a branch connecting device. A high-speed digital line (2) is provided between a plurality of line terminating devices (22a) to (22c).
A branch connection network is formed by connecting a branch connection device (23) via 1), and a frame signal obtained by multiplexing data that forms a multiframe for each destination is transmitted and received through the branch relay network (23). The time division multiplexers (20a) to (20c) are respectively connected to the plurality of line terminators (22a) to (22c) in a one-to-one correspondence. Then, for example, in the time division multiplexer (20a), the all-to-ground MF phase synchronization circuit (1)
Is provided.
ここで、上記分岐中継網の高速ディジタル回線（21）上
を流れるフレーム構成例としては、第４図に示すよう
に、例えば193ビットから成るフレーム（30）は、先頭
にフレームのフレーム同期ビット（31）が設けられ、後
続して、この例では、タイムスロットTS1〜TSjが時分割
多重化装置（20a）と（20b）間の通信用に割当てられ、
タイムスロットTSj+1〜TSkが時分割多重化装置（20a）
と（20c）間の通信用に割り当てられ、タイムスロットT
SK+1〜TS24が時分割多重化装置（20b）と（20c）間の通
信用に割当てられている。そして、各通信帯域の先頭の
タイムスロットTS1、TSj+1、TSk+1の先頭ビットに各々
の対地別MF同期ビット（32a）〜（32c）がある。Here, as an example of the frame structure flowing on the high-speed digital line (21) of the branch relay network, as shown in FIG. 4, for example, a frame (30) consisting of 193 bits has a frame synchronization bit ( 31) is provided and subsequently, in this example, the time slots TS 1 to TSj are allocated for communication between the time division multiplexers (20a) and (20b),
Time slots TSj +1 to TSk are time division multiplexers (20a)
Assigned for communication between and (20c), time slot T
S K + 1 to TS 24 are assigned for communication between the time division multiplexers (20b) and (20c). Then, there are respective ground-specific MF synchronization bits (32a) to (32c) in the leading bits of the leading time slots TS 1 , TSj +1 and TSk +1 of each communication band.
さらに、タイムスロットTSjにはSF系データが乗ってい
る。この時、時分割多重化装置TDMA（20a）から見た場
合、タイムスロットTS1〜TSjの帯域上のデータを対地Ｂ
のデータ、タイムスロットTSj+1〜TSkのデータを対地Ｃ
のデータと呼び、タイムスロットTSk+1〜TS24のデータ
はそれ以外となる。そして、このようなフレーム構成に
対応して記憶部（４）には例えば第２図（ｂ）に示す内
容を有する。Further, SF data is carried in the time slot TSj. At this time, when viewed from the time division multiplexer TDM A (20a), the data on the band of the time slots TS 1 to TSj is transmitted to the ground B.
Data of time slot TSj + 1 to TSk to the ground C
Referred to as the data, the data of the time slot TSk +1 ~TS 24 will be otherwise. The storage unit (4) has the contents shown in FIG. 2B, for example, corresponding to such a frame structure.
次に動作について説明する。Next, the operation will be described.
第３図に示す分岐中継網に接続されている各時分割多重
化装置（20a）〜（20c）は、第４図に示した幾つかのタ
イムスロットより成る各時分割多重化装置（20）間の通
信帯域が割当てられ、そこに該当する相手時分割多重化
装置（20）へ送るデータを挿入し、自分に割当てられな
かった帯域にはデータ“1"を挿入して高速ディジタル回
線（21）へ送出する。The time division multiplexers (20a) to (20c) connected to the branch relay network shown in FIG. 3 are the time division multiplexers (20) each consisting of several time slots shown in FIG. A communication band is allocated between them, data to be sent to the corresponding partner time division multiplexer (20) is inserted therein, and data "1" is inserted into a band that is not allocated to itself, and a high speed digital line (21 ).
分岐接続装置（23）は、各時分割多重化装置（20）より
送られて来たフレームのANDをとることにより当該デー
タを１回線に多重化し、各回戦終端装置（22）を介して
各時分割多重化装置（20）に送出する。よって、各時分
割多重化装置（20）は、１回線内に多重された各対地の
データを受信するため、各対地毎のMF位相同期をとる必
要がある。The branch connection device (23) multiplexes the data into one line by ANDing the frames sent from the time division multiplexing devices (20), and transmits the data via each round termination device (22). It is sent to the time division multiplexer (20). Therefore, since each time division multiplexer (20) receives the data of each ground multiplexed in one line, it is necessary to establish the MF phase synchronization for each ground.
次に、時分割多重化装置（20a）での受信フレーム内デ
ータのMF制御動作を説明する。時分割多重化装置（20
a）で受信したフレームは、第１図に示す全対地用MF同
期回路（１）に入力され、SF系データ制御回路（２）、
対地別MF位相同期回路（3b）〜（3n）へ分配される。Next, the MF control operation of the data in the received frame in the time division multiplexer (20a) will be described. Time Division Multiplexer (20
The frame received in a) is input to the all-to-ground MF synchronization circuit (1) shown in FIG. 1, and the SF data control circuit (2),
It is distributed to the MF phase synchronization circuits (3b) to (3n) for each ground.
SF系データ制御回路（２）は、マルチフレームを組んで
いないSF系データのみを通過させ、MF系データの全ビッ
トを総て“1"に置き換える。この情報は記憶部（４）に
格納されている。第２図（ｂ）に示す記憶部（４）の内
容で、SF/MF識別ビット（4c）の列が“1"になっている
タイムスロットがSF系データを示している。そこで、SF
系データ制御回路（２）はこの列が“1"になっているタ
イムスロットを探し、そのタイムスロットのみAND回路
（５）の入力時、他のMFデータと位相を合わせるための
ビット位相制御を行ない、それ以外のタイムスロットに
は“1"を挿入してSFデータ出力線（９）に出力する。例
えば、第２図（ｂ）のタイムスロットTSjがSF系データ
を示している。The SF system data control circuit (2) allows only the SF system data not forming a multi-frame to pass and replaces all the bits of the MF system data with "1". This information is stored in the storage unit (4). In the content of the storage unit (4) shown in FIG. 2 (b), the time slot in which the column of the SF / MF identification bit (4c) is "1" indicates the SF system data. So SF
The system data control circuit (2) searches for a time slot in which this column is "1", and performs bit phase control to match the phase with other MF data when the AND circuit (5) is input only for that time slot. Then, "1" is inserted in the other time slots and output to the SF data output line (9). For example, the time slot TSj in FIG. 2 (b) indicates SF data.
次に、各対地毎のMFデータの処理に移る。対地Ｂを例に
とると、当該対地は記憶部（４）の対地No.領域（4A）
に第２図（ｂ）に示すようにコード化されて収まってい
る。この３ビットから成る上記対地No.領域（4A）で、
“000"が対地Ｂを示しているので、それに対応するタイ
ムスロットは総て対地Ｂから送信されたものとみなす。
第２図（ｂ）で対地No領域（4A）が、“000"であるタイ
ムスロットは、タイムスロットTS1〜TSjであり、この領
域に対地Ｂのデータが存在する。ここで、上記対地No.
領域（4A）“000"は連続するタイムスロットに割当てる
必要は全くない。例えば、タイムスロットTS1、TS10、T
S13、TS18と飛び飛びでもよいし、タイムスロットTS1、
TS24と最初と最後だけでも構わない。Next, the processing of MF data for each ground is started. Taking the ground B as an example, the ground is the ground No. area (4A) of the storage unit (4).
Is coded as shown in FIG. In the above ground No. area (4A) consisting of these 3 bits,
Since "000" indicates the ground B, all the time slots corresponding to it are regarded as transmitted from the ground B.
Ground No region Figure 2 (b) (4A) is "000" is a time slot is a time slot TS 1 ~TSj, data ground B is present in this region. Here, the above ground number.
Area (4A) "000" need not be assigned to consecutive time slots at all. For example, time slots TS 1 , TS 10 , T
S 13 and TS 18 may be skipped, or time slot TS 1
TS 24 and just the beginning and end are fine.
この対地Ｂに対応した対地別MF位相同期回路を対地別MF
位相同期回路（3b）とすると、この対地別MF位相同期回
路（3b）は、記憶部（４）の上記対地No.領域（4A）が
“000"のタイムスロットで、MFビット検出領域（4B）が
“1"のタイムスロットを探す。これは、そのタイムスロ
ットの先頭ビットに対地別MF同期ビットが存在すること
を示している。これを第４図のタイムスロットTS1に示
す。そこで、対地別MF位相同期回路（3b）は上記タイム
スロットTSの先頭ビットにある対地別MF同期ビットMF1
（32a）により、１フレーム総てのデータに対してMF位
相同期処理を実行する。当該回路（3b）におけるMF位相
同期処理は、従来例のそれと同じであるため、データの
最大遅延も1 MF時間以内におさまる。The ground-specific MF phase synchronization circuit corresponding to this ground B is connected to the ground-based MF.
Assuming that the phase synchronization circuit (3b), this ground-specific MF phase synchronization circuit (3b) is a time slot in which the ground No. area (4A) of the storage unit (4) is "000", and the MF bit detection area (4B). ) Looks for a time slot with "1". This indicates that the ground-specific MF synchronization bit exists in the first bit of the time slot. This is shown in time slot TS 1 in FIG. Therefore, the ground-specific MF phase synchronization circuit (3b) uses the ground-specific MF synchronization bit MF 1 in the first bit of the time slot TS.
By (32a), the MF phase synchronization processing is executed for all data of one frame. Since the MF phase synchronization processing in the circuit (3b) is the same as that of the conventional example, the maximum data delay can be suppressed within 1 MF time.
この処理が終了したら、上記対地No.領域（4A）が“00
0"でないタイムスロットに“FF"を挿入する。この例で
はタイムスロットTSj+1〜TS24がそれにあたる。When this process is completed, the above-mentioned ground No. area (4A) is "00".
0 inserting "the non timeslot" FF ". Timeslots TSj +1 ~TS 24 This example falls on it.
次に、対地No.領域（4A）が“000"のもので、SF/MF識別
ビット領域（4B）が“1"であるタイムスロットに対して
“FF"を挿入する。この例ではタイムスロットTSjがそれ
である。これは、対地Ｂから送信されたSF系データを示
しているからである。以上、３段階の処理を経て対地Ｂ
からのMF系データはMFデータ出力信号線（10b）に出力
される。また、対地Ｃのデータも記憶部（４）の情報に
従って対地別MF位相同期回路（3c）で上記と同様の処理
がなされ、MFデータ出力信号線（10c）より出力され
る。Next, "FF" is inserted into the time slot in which the ground No. area (4A) is "000" and the SF / MF identification bit area (4B) is "1". In this example it is time slot TSj. This is because the SF system data transmitted from the ground B is shown. Above, through the three-stage processing, the ground B
The MF data from is output to the MF data output signal line (10b). Further, the data of the ground C is also subjected to the same processing as described above in the ground-specific MF phase synchronization circuit (3c) according to the information in the storage unit (4), and is output from the MF data output signal line (10c).
なお、対地が割当てられなかった対地別MF位相同期回
路、例えば、対地別MF位相同期回路（3n）は、常にALL
“1"を出力する。このような処理を施されたSFデータ出
力信号線（９）上のデータおよび同一MF位相となった各
MFデータ出力信号線（10b）〜（10n）上のデータは互い
にぶつかることなく、AND回路（５）により多重され出
力される。In addition, the MF phase synchronization circuit for each ground to which no ground is assigned, for example, the MF phase synchronization circuit for each ground (3n) is always ALL.
Output "1". The data on the SF data output signal line (9) that has been subjected to such processing and each of which has the same MF phase
The data on the MF data output signal lines (10b) to (10n) are multiplexed and output by the AND circuit (5) without colliding with each other.
以上の処理において、各対地別MF位相同期回路（3b）〜
（3n）の最大遅延が1 MF時間で、これらは総て並列処理
であることより、全対地MF位相同期回路（１）全体の最
大遅延も1 MF時間以内である。また、SF系データはSF系
制御回路（２）でMF位相同期処理はとられず、他のMFデ
ータの処理におけるMF時間分を除いた遅延分のみが加算
されるので、数ビットの遅延で済む。In the above processing, each ground MF phase synchronization circuit (3b)
The maximum delay of (3n) is 1 MF time, and since these are all parallel processing, the maximum delay of the entire ground MF phase synchronization circuit (1) is also within 1 MF time. Also, SF system data is not subjected to MF phase synchronization processing by the SF system control circuit (2), and only the delay amount excluding the MF time period in the processing of other MF data is added, so there is a delay of several bits. I'm done.
なお、上記実施例では対地の情報等を格納する記憶部
（４）としてRAMで構成した場合について説明したが、
人が手軽に変更できる点で、スイッチでこれを代用して
も良く、対地の情報等が固定であるならば、Read Only
Memory（ROM）を使用しても上記実施例と同様の効果を
奏する。In the above embodiment, the case where the storage unit (4) for storing the ground information and the like is configured by the RAM has been described.
This can be replaced by a switch because it can be easily changed by a person, and if the ground information etc. is fixed, Read Only
Even if a memory (ROM) is used, the same effect as that of the above embodiment can be obtained.
また、上記実施例ではマルチフレームを20フレームで組
む場合について説明したが、これも可変遅延用RAM（4
1）や、MF位相同期回路（3b）〜（3n）内にあるメモリ
の容量を変えることにより自由に設定でき、この場合も
上記実施例と同様の効果を奏する。Further, in the above-mentioned embodiment, the case where the multi-frame is composed of 20 frames has been described, but this is also the variable delay RAM (4
1) or can be freely set by changing the capacity of the memory in the MF phase synchronization circuits (3b) to (3n), and in this case also, the same effect as the above embodiment can be obtained.
また、上記実施例では対地数をA,B,Cの３地点で説明し
たが、これ以上（最大８対地）でもよく、更に記憶部
（４）の対地No.領域（4A）のビット数を増やし、第４
図のフレーム（30）を構成するビット数を増やす（伝送
速度を上げる）ことによりタイムスロット（31）を増や
せば、上記実施例の最大８対地以上の多地点にも範囲が
広げられ、同様の効果を奏する。Further, in the above embodiment, the number of ground points has been described as three points A, B and C, but it may be more than this (maximum 8 ground points), and the number of bits of the ground No. area (4A) of the storage unit (4) may be changed. Increase, fourth
If the time slot (31) is increased by increasing the number of bits configuring the frame (30) in the figure (increasing the transmission rate), the range can be expanded to a maximum of 8 multipoints or more in the above embodiment, and Produce an effect.
以上のように、この発明によれば、各対地に関する情報
を記憶部に格納し、この記憶部の制御下で各対地毎のマ
ルチフレーム位相同期を並列処理するようにしたので、 同一フレームに混在多重する各々のデータに対して対
地別MF位相同期をとることができ、 当該処理におけるデータの最大遅延も従来のものと同
じ1 MF時間以内で行なえ、また、 マルチフレームを組んでいないSF系データは出力時の
位相合せのためのビット遅延のみで済むという効果があ
る。As described above, according to the present invention, the information about each ground is stored in the storage unit, and the multiframe phase synchronization for each ground is processed in parallel under the control of this storage unit. MF phase synchronization for each data to be multiplexed can be established for each ground, the maximum delay of data in the processing can be done within 1 MF time as in the conventional one, and SF system data without multi-frames Has an effect that only a bit delay for phase matching at the time of output is required.
第１図はこの発明の一実施例による全対地用マルチフレ
ーム位相同期回路を示すブロック図、第２図（ａ）、
（ｂ）は記憶部の構成を示す配置図、第３図は時分割多
重化装置により構成された分岐中継網を示す構成図、第
４図は第３図に示す分岐中継網の高速ディジタル回線）
上を流れるフレーム構成例を示すフレーム構成図、第５
図は従来のマルチフレーム位相同期回路の構成を示すブ
ロック図、第６図は従来のマルチフレーム位相同期回路
で処理されるデータのフレーム構成例を示すフレーム及
びマルチフレーム構成図である。 （１）は全対地用マルチフレーム位相同期回路、（２）
はシングルフレーム系データ制御回路、（３）は対地別
マルチフレーム位相同期回路、（４）は記憶部、（５）
はAND回路、（20a）〜（20c）は時分割多重化装置、（2
1）は高速ディジタル回線、（22a）〜（22c）は回線終
端装置、（23）は分岐接続装置。 なお、図中、同一符号は同一、または相当部分を示す。FIG. 1 is a block diagram showing an all-ground multi-frame phase synchronization circuit according to an embodiment of the present invention, FIG. 2 (a),
(B) is a layout diagram showing a configuration of a storage unit, FIG. 3 is a configuration diagram showing a branch relay network constituted by a time division multiplexer, and FIG. 4 is a high-speed digital line of the branch relay network shown in FIG. )
5 is a frame configuration diagram showing an example of a frame configuration flowing above, FIG.
FIG. 6 is a block diagram showing the configuration of a conventional multi-frame phase synchronization circuit, and FIG. 6 is a frame and multi-frame configuration diagram showing a frame configuration example of data processed by the conventional multi-frame phase synchronization circuit. (1) Multi-frame phase synchronization circuit for all ground, (2)
Is a single frame data control circuit, (3) is a multi-frame phase synchronization circuit for each ground, (4) is a storage unit, (5)
Is an AND circuit, (20a) to (20c) are time division multiplexers, (2
1) is a high-speed digital line, (22a) to (22c) are line terminators, and (23) is a branch connection device. In the drawings, the same reference numerals indicate the same or corresponding parts.
Claims (1)
線を介して分岐接続装置を接続した分岐中継網を用い
て、上記複数の回線終端装置の先に当該装置に対応して
接続され、各対地毎にマルチフレームを組んだデータを
多重化したフレーム信号を上記分岐中継網を介して送受
信する時分割多重化装置内の全対地用マルチフレーム位
相同期回路において、受信されるフレームのタイムスロ
ット対応する各対地を２進コード化した対地ナンバ領
域、マルチフレーム同期ビットが存在するタイムスロッ
トを示すマルチフレームビット検出領域およびシングル
フレームデータとマルチフレームデータとの識別ビット
を格納した識別ビット領域を有する記憶部と、各対地毎
に設けられて、入力データ信号線に対して並列接続さ
れ、この入力データ信号線からの入力データとして受信
されるフレームの任意のタイムスロットに存在するマル
チフレーム位相の異なる各対地毎のマルチフレーム系デ
ータに対し、上記記憶部に格納された対地ナンバ領域及
びマルチフレームビット検出領域内の情報に基づいて各
々に割り当てられたタイムスロットに対してそれぞれ対
地別のマルチフレーム位相同期処理を同時並行処理し、
割り当てられてないタイムスロットに対しては識別符号
を挿入して出力する複数の対地別マルチフレーム位相同
期回路と、上記入力データ信号線に対して上記複数の対
地別マルチフレーム位相同期回路と共に並列接続され、
この入力データ信号線からの入力データとして受信され
るフレームの任意のタイムスロットに存在するシングル
フレーム系データに対し、上記記憶部に格納された識別
ビット領域内の情報に基づいて他のマルチフレームデー
タと位相を合わせるためのビット位相合わせ処理を行
い、他のタイムスロットに対しては識別符号を挿入して
出力するシングルフレーム系データ制御回路と、上記複
数の対地別マルチフレーム位相同期回路の出力および上
記シングルフレーム系データ制御回路の出力を多重化す
る多重化回路とを備えたことを特徴とする全対地用マル
チフレーム位相同期回路。1. A branch relay network in which a branch connection device is connected through a high-speed digital line between a plurality of line terminators is connected to each of the plurality of line terminators in correspondence with the device. Corresponding to the time slot of the received frame in the all-ground multi-frame phase synchronization circuit in the time division multiplexing device that transmits and receives the frame signal in which the multi-frame data for each ground is multiplexed through the branch relay network. A storage having a ground number area obtained by binary-coding each ground, a multiframe bit detection area indicating a time slot in which a multiframe synchronization bit exists, and an identification bit area storing identification bits of single frame data and multiframe data. Section and each ground, are connected in parallel to the input data signal line, the input data signal In the ground number area and the multi-frame bit detection area stored in the storage unit for the multi-frame system data for each ground having different multi-frame phases existing in any time slot of the frame received as input data from The multi-frame phase synchronization processing for each ground is simultaneously performed in parallel for the time slots assigned to each based on the information of
A plurality of multi-frame phase synchronization circuits for each ground for inserting and outputting identification codes for unassigned time slots, and a plurality of multi-frame phase synchronization circuits for each ground connected in parallel to the input data signal line. Is
For single frame system data existing in an arbitrary time slot of a frame received as input data from this input data signal line, other multi-frame data based on the information in the identification bit area stored in the storage section. And a single frame data control circuit that performs bit phase matching processing to match the phase with other time slots and inserts an identification code for output, and outputs of the plurality of multi-frame phase synchronization circuits for each ground An all-to-ground multi-frame phase synchronization circuit, comprising: a multiplexing circuit for multiplexing the outputs of the single frame system data control circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63325257A JPH0693668B2 (en) | 1988-12-23 | 1988-12-23 | All-ground multi-frame phase synchronization circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63325257A JPH0693668B2 (en) | 1988-12-23 | 1988-12-23 | All-ground multi-frame phase synchronization circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02170736A JPH02170736A (en) | 1990-07-02 |
| JPH0693668B2 true JPH0693668B2 (en) | 1994-11-16 |
Family
ID=18174792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63325257A Expired - Lifetime JPH0693668B2 (en) | 1988-12-23 | 1988-12-23 | All-ground multi-frame phase synchronization circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0693668B2 (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6239928A (en) * | 1985-08-15 | 1987-02-20 | Mitsubishi Electric Corp | Digital data multiplexer |
| JPS63139435A (en) * | 1986-12-02 | 1988-06-11 | Mitsubishi Electric Corp | Time division multiplex communication system |
| JPS63283328A (en) * | 1987-05-15 | 1988-11-21 | Mitsubishi Electric Corp | Time-division multiplex transmission system |
-
1988
- 1988-12-23 JP JP63325257A patent/JPH0693668B2/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6239928A (en) * | 1985-08-15 | 1987-02-20 | Mitsubishi Electric Corp | Digital data multiplexer |
| JPS63139435A (en) * | 1986-12-02 | 1988-06-11 | Mitsubishi Electric Corp | Time division multiplex communication system |
| JPS63283328A (en) * | 1987-05-15 | 1988-11-21 | Mitsubishi Electric Corp | Time-division multiplex transmission system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02170736A (en) | 1990-07-02 |
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