JPH02168882A

JPH02168882A - Ｖｔｒのサーボ制御装置

Info

Publication number: JPH02168882A
Application number: JP63321617A
Authority: JP
Inventors: Toshihiko Ikeda; 俊彦池田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1988-12-19
Filing date: 1988-12-19
Publication date: 1990-06-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ドラムモータやキャプスタンモータの速度位
相制御をソフトウェアによって行うＶＴＲのサーボ制御
装置に関するものである。

〔従来の技術〕

従来のソフトウェアによるＶＴＲのサーボ制御装置を第
５回及び第６図に基づいて説明する。

このサーボ制御装置は、第５図に示すように、回転ドラ
ムのＤＣモータ３１に取り付けられた速度パルス発生器
３２と位相パルス発生器３３から出力されるＦＧ倍信号
びＰＣ信号に基づいて、マイクロコンピュータ３４が上
記ＤＣモータ３１の速度制御及び位相制御を行っている
。

即ち、速度パルス発生器３２からのＦＧ倍信号、マイク
ロコンピュータ３４の速度誤差検出部３５に入力される
。このＦＣ信号は、速度パルス発生器３２がＤＣモータ
３１の回転速度を検出したものであり、その回転速度に
比例した周波数のパルスによって構成されている。なお
、ＤＣモータ３１が規格に定められた速度３０ｒｐｓで
回転する場合のＦＣ信号の周波数は７２０　Ｈｚとなる
。

速度誤差検出部３５では、第６図に示すように、上記Ｆ
Ｃ信号の各パルスごとにラッチ回路５１がＦＲＣ５２（
フリーランニング・カウンタ）のカウント値をラッチす
るようになっている。このラッチ回路５１にラッチされ
たカウント値Ｎ　ｖ”は、第１減算手段５３によってリ
アルタイムで減算処理されると共に、次のラッチまでレ
ジスタ５４に一時格納される。第１減算手段５３では、
このレジスタ５４に格納された前回のカウント値Ｎｖ１
１−１をラッチ回路５１の今回のカウント値Ｎ　ｖ’か
ら減算することにより上記減算処理を行い、パルス周期
ΔＮｖ″を得る。

上記処理を第３図を参照しながら詳細に説明する。

まず、ＦＣ信号の（ｎ−１）番目のパルスの立ち上がり
でＦＲＣ５２のカウント値ＮＹ”−’がラッチ回路５１
にラッチされる。このカウント値Ｎ　ｖｌｌ−１は、第
１減算手段５３で演算処理されると共に、レジスタ５４
に一時格納される。

そして、次のｎ番目のパルスの立ち上がりで新たなカウ
ント値Ｎ　ｖ”がラッチされると、第１減算手段５３が
このラッチ回路５１のカウント値Ｎｖ″からレジスタ５
４に格納されていたカウント値ＮｖＭ−１を減算し、次
式のようにパルス周期ΔＮ　ｖｎを求める。

ΔＮｖ’＝Ｎｖ”Ｎ♂ このパルス周期ΔＮｖ″は、図示するように、ＦＣ信号
の（ｎ−１）番目のパルスからｎ番目のパルスまでの期
間をＦＲＣ５２のカウント値で示したものであり、その
パルスの周期を表す。そして、このＦＣ信号はＤＣモー
タ３１の回転速度に比例した周波数を有することから、
パルス周期ΔＮｖ″は、回転速度に反比例した値を示す
ことになる。

さらに、　（ｎ＋１）番目のパルスの立ち上がりで新た
なカウント値Ｎ　ｖｌｌ　＋　１がラッチされると、同
様に第１減算手段５３によって新たなパルス周期ΔＮ′
Ｉ４１が求められ、以下上記処理が繰り返される。

従って、第１減算手段５３では、その時のＤＣモータ３
１の回転速度に対応したパルス周期ΔＮｖＩ′Ｉが順次
束められることになる。

このようにして得られたパルス周期ΔＮ　ｖ”は、第６
図に示すように、第２減算手段５５によって減算処理が
施される。即ち、第２減算手段５５は、メモリ５６から
読み出した所定値１’Ｊｔｃをこのパルス周期ΔＮＶ”
から減算し、次式のように速度誤差ＥｖＩ″を求める。

Ｅｖ″＝ΔＮｖ″−ＮＬＣ所定値ＮＬＣは、ＤＣモータ３１が規格に定められた速
度で回転した場合のＦＣ信号のパルスの周期をＦＲＣ５
２のカウント値で示した値である。従って、速度誤差Ｅ
Ｖ”は、速度サーボの制御偏差を示すことになる。そし
て、第５図に示す速度誤差検出部３５は、この速度誤差
Ｅｖｉを得るためのものである。

速度誤差検出部３５によってこの速度誤差Ｅ　ｖ’が求
められると、速度ゲイン乗算手段３６によって速度サー
ボのループゲインＫｖが乗ぜられ、加算手段３７で加算
処理がなされる。

また、第５図に示すように、位相パルス発生器３３から
のＰＧ倍信号、マイクロコンピュータ３４の位相誤差検
出部３８に入力される。このＰＣ信号は□、位相パルス
発生器３３がＤＣモータ３１の回転位相を検出したもの
であり、その回転位相を示すパルスによって構成されて
いる。なお、ＰＧ倍信号周波数は、ＤＣモータ３１の回
転に同期した３０Ｈｚとなるので、ＦＣ信号の周波数で
ある７２０Ｈｚに比べて十分に低いものである。

位相誤差検出部３８では、このＰＧ倍信号各パルスを基
準同期信号Ｖ　Ｓ’／ＮＣと比較することにより、位相
誤差ＥＰｋを求めている。

この位相誤差検出部３８での処理を第４図を参照しなが
ら簡単に説明する。

位相誤差検出部３８では、前記速度誤差検出部３５にお
けるＦＲＣ５２のカウント値を基準同期信号Ｖ　５ＶＮ
ｏによって順次クリアしながら、このＦＲＣ５２のカウ
ント値をＰＧ倍信号パルスの立ち上がりでラッチする。

そして、このラッチしたカウント値ＮＰＤｋと所定値Ｎ
、Ｌとの差を演算し、次式のように位相誤差ＥＰ″を求
める。

Ｅｐ’＝　ＮＰＤ　　　　Ｎｐｔ所定値ＮＦＬは、図示するようにＰＣ信号のパルスが位
相ロック位置にある場合にラッチされるカウント値Ｎ、
−と一致するように予め設定された値である。従って、
位相誤差ＥＰｋは、基準同期信号Ｖ　５ＹＮＣに基づく
位相ロック位置に対するＤＣモータ３１の回転の位相遅
れに比例した値を示すことになる。

このようにして求められた位相誤差ＥＰ″は、第５図に
示すように、ディジタルフィルタ３９を介し位相ゲイン
乗算手段４０によって位相サーボのループゲインに、が
乗ぜられ、前記加算手段３７で加算処理がなされる。

加算手段３７では、この位相ゲイン乗算手段４０からの
位相誤差と、前記速度ゲイン乗算手段３６からの速度誤
差とが加算される。そして、この加算手段３７で加算さ
れた誤差信号は、ＰＷＭ変換回路４１を介して駆動用の
ＰＷＭ信号に変換されＤＣモータ３１に送られる。この
結果、ＤＣモータ３１について、速度サーボループと位
相サーボループとが構成されることになる。

ただし、上記回路では、サーボ系がロックすると、速度
誤差Ｅｖ″と位相誤差ＥＰ″とが共にゼロとなるために
、ＰＷＭ変換回路４１からの駆動信号が出力されない。

このため、上記加算手段３７には、バイアス設定回路４
３の設定電圧がＡ／Ｄ変換器４２を介して入力されるよ
うになっている。

このバイアス設定回路４３は、速度誤差Ｅ　ｖ’と位相
誤差ＥＰｋとが共にゼロの場合にもＤＣモータ３１が定
常回転を行うために必要なバイアスを調整ボリュームＶ
Ｒによって予め設定しておくための回路である。そして
、このバイアス設定回路４３の設定電圧がＡ／Ｄ変換器
４２を介しバイアス値として加算手段３７に人力され、
前記誤差信号に加算される。

従って、上記のサーボループによってＤＣモータ３１の
速度位相制御が正しく行われ、ＶＴＲの回転ドラムの回
転が制御されることになる。

なお、上記マイクロコンピュータ３４内における演算処
理等は、ラフ１−ウェアによって行われる。

〔発明が解決しようとする課題〕

ところが、上記のようにバイアス値を外部のバイアス設
定回路４３によって半固定的に設定する構成では、ＤＣ
モータ３１の負荷変動が大きい場合や、経時変化等によ
ってこのＤＣモータ３１の特性が変化した場合に、マイ
クロコンピュータ３４内のＦＲＣ５２等のダイナミック
レンジに制約されて、上記サーボループが目標値に追従
できなくなるおそれが生じる。

従って、従来のＶＴＲのサーボ制御装置は、ＤＣモータ
３１の負荷変動や特性変化に伴ってバイアス値を自動的
に変更することができないという問題点を有していた。

〔課題を解決するための手段〕

本発明に係るＶＴＲのサーボ制御装置は、上記課題を解
決するために、モータの回転速度に比例した周波数を有
するパルスをパルス発生器から得、コノ各ハルス間の時
間間隔をカウンタでカウントすることによりパルスの周
期に対応するカウント値を得、このカウント値と所定の
ディジタル値との差によって得た速度誤差に基づいて前
記モータの駆動を制御するＶＴＲのサーボ制御装置にお
いて、バイアス値を記憶するバイアス値記憶装置と、こ
のバイアス値記憶装置が記憶するバイアス値を読み出し
前記速度誤差に加算する加算手段と、バイアス値記憶装
置が記憶するバイアス値を前記速度誤差の直流成分に応
じて書き換えるバイアス値更新手段とを有することを特
徴としている。

〔作　用〕

パルス発生器は、モータの回転速度に比例した周波数を
有するパルスを発生する。そして、このパルス発生器か
らの各パルス間の周期をカウンタでカウントすれば、モ
ータの回転速度に反比例するカウント値を得ることがで
きる。

このカウント値は、所定のディジタル値と比較され、そ
の差が速度誤差として算出される。所定のディジタル値
は、カウント値の目標値となるものである。このように
して算出された速度誤差に所定のバイアス値を加算して
モータにフィードバックすれば、従来と同様の速度サー
ボループを構成することができる。なお、通常は、この
速度誤差にさらに位相誤差を加算して位相サーボループ
も構成される。

本発明は、上記バイアス値をバイアス値記憶装置に記憶
している。このバイアス値記憶装置は、ＲＡＭ等の読み
書き可能な記憶装置によって構成され、例えばバックア
ップ電源によってそのバイアス値を保持し、又は、電源
ＯＮ時にＲＯＭ等からその初期値を読み込むようになっ
ている。

加算手段は、このバイアス値記憶装置に記憶されたバイ
アス値を読み出し、上記速度誤差に加算する。ここで、
この加算手段による加算処理は、例えば前記所定のディ
ジタル値から予めバイアス値を減算しておき、この減算
されたディジタル値を前記カウント値から減算すること
によって実現することもできる。即ち、この加算手段は
、実質的に同等の演算処理がなされるものであれば、演
算の順序や加減算の種類を問わない。なお、本発明が位
相誤差ではなく速度誤差にバイアス値を加算するのは、
位相誤差の発せられる周期が速度誤差に比較して間欠的
だからである。

バイアス値更新手段は、上記速度誤差の直流成分に応じ
て、バイアス値記憶装置に記憶されたバイアス値を適宜
書き換える。即ち、速度誤差の変動が例えばマイナス側
に偏った場合には、バイアス値が小さくなるように書き
換え、この速度誤差の直流成分を低減させるようにする
。この結果、加算手段によって速度誤差に加算されるバ
イアス値は、モータの負荷変動が大きくなった場合や特
性変化が生した場合にも、それに応じて自動的に調整さ
れることになる。なお、このバイアス値更新手段による
速度誤差の直流成分の検出は、速度誤差そのものを検出
する他、所定のディジタル値と比較する前のカウント値
を検出し、又は、加算手段によってバイアス値を加算さ
れた後の速度誤差を検出することによって行うこともで
きる。

従って、本発明によれば、バイアス値が自動的に調整さ
れるので、モータに負荷変動や特性変化が生じた場合に
も速度誤差を常にゼロ中心で変動させるようにすること
ができ、サーボループが目標値に追従できなくなるとい
うおそれが生じない。

〔実施例〕

本発明の一実施例を第１図及び第２図に基づいて説明す
れば、以下の通りである。

本実施例のサーボ制御装置は、第２図に示すように、回
転ドラムのＤＣモータ１に取り付けられた速度パルス発
生器２と位相パルス発生器３から出力されるＦＣ信号及
びＰＣ信号に基づいて、マイクロコンピュータ４が上記
ＤＣモータ１の速度制御及び位相制御を行っている。

速度パルス発生器２の出力は、マイクロコンピュータ４
における速度誤差検出部５に接続されている。速度誤差
検出部５は、マイクロコンピュータ４のハードウェアと
ソフトウェアとで構成され、速度パルス発生器２からの
ＦＧ倍信号基づいて速度誤差Ｅｖ″′を生成するもので
ある。ＦＧ倍信号、速度パルス発生器２がＤＣモータ１
の回転速度を検出したものであり、その回転速度に比例
した周波数のパルスによって構成されている。なお、Ｄ
Ｃモータ１が規格に定められた３０ｒｐｓの速度で回転
する場合のＦＧ倍信号周波数は７２０Ｈｚとなる。

この速度誤差検出部５は、第１図に示すように、上記Ｆ
Ｇ倍信号ラッチ回路２１のクロック入力に送り込まれる
ようになっている。このラッチ回路２１のデータ入力に
は、ＦＲＣ２２の出力が接続されている。ＦＲＣ２２は
、マイクロコンピュータ４内に設けられたフリーランニ
ング・カウンタである。従って、ラッチ回路２１は、Ｆ
Ｇ倍信号各パルスごとに、このＦＲＣ２２のカウント値
をラッチすることになる。

ラッチ回路２１にラッチされたカウント値は、マイクロ
コンピュータ４のソフトウェアによって処理される。即
ち、このカウント値Ｎｖ″は、第１減算手段２３、第２
減算手段２５及び第３減算手段２８によって処理され速
度誤差ＥＶ″′が求められる。これらのソフトウェアは
、レジスタ２４、第１メモリ２６及び第２メモリ２７を
用いる。レジスタ２４は、カウント値を順次格納する読
み書き可能な記憶装置である。第１メモリ２６は、所定
値ＮＬＣを格納した記憶装置である。第２メモリ２７は
、バイアス値Ｎ　Ｂ　Ｉ　Ａ　Ｓを格納した読み書き可
能な記憶装置である。

また、この速度誤差検出部５には、バイアス更新手段２
９が設けられ、上記第２メモリ２７に格納されたバイア
ス値Ｎ　Ｂ　Ｉ　Ａ　Ｓを更新するようになっている。

上記速度誤差検出部５で生成された速度誤差Ｅｖ″′は
、第２図に示すように、マイクロコンピュータ４のソフ
トウェアである速度ゲイン乗算手段６によって速度サー
ボのループゲインＫｖが乗ぜられ、加算手段７で加算処
理が行われるようになっている。

位相パルス発生器３の出力は、マイクロコンピュータ４
における位相誤差検出部８に接続されている。位相誤差
検出部８は、マイクロコンピュータ４のハードウェアと
ソフトウェアとで構成され、位相パルス発生器３からの
ＰＧ倍信号図示しないクロックからの基準同期信号Ｖ　
５ＹＮＣに基づいて、位相サーボにおける制御偏差を示
す位相誤差ＥＰ″を生成するものである。なお、ＰＣ信
号の周波数は、ＤＣモータ１の回転に同期した３０Ｈｚ
となるので、ＦＣ信号の周波数である７２０１−ｒｚに
比べて十分に低いものである。

この位相誤差検出部８で生成された位相誤差ＥＰｋは、
ディジタルフィルタ９を介し、マイクロコンピュータ４
のソフトウェアである位相ゲイン乗算手段１０によって
位相サーボのループゲインＫ。

が乗ぜられ、前記加算手段７で加算処理が行われるよう
になっている。

加算手段７で加算された誤差信号は、マイクロコンピュ
ータ４のインターフェイスであるＰＷＭ変換回路１１に
送られるようになっている。ＰＷＭ変換回路１１は、デ
ィジタル値で入力された誤差信号をＤＣモータ１の駆動
用のＰＷＭ信号に変換する回路である。このＰＷＭ変換
回路１１の出力は、ＤＣモータ１に接続され、これによ
ってサーボループが構成されることになる。

上記構成のサーボ制御装置の動作を説明する。

速度パルス発生器２からのＦＣ信号は、マイクＧロコンピュータ４における速度誤差検出部５に入力され
る。

速度誤差検出部５では、このＦＧ倍信号各パルスごとに
ラッチ回路２１がＦＲＣ２２のカウント値をラッチする
。ラッチ回路２１にラッチされたカウント値は、第１減
算手段２３で演算処理されると共に、レジスタ２４に転
送される。例えば、前回のカウント値Ｎ　ｖ’−’がレ
ジスタ２４に格納された状態で、今回のカウント値Ｎｖ
″がラッチ回路２１にラッチされると、第１減算手段２
３がこのラッチ回路２１から読み出した今回のカウント
値Ｎｖ″からレジスタ２４の前回のカウント値ＮＶ”−
１を減算し、次式のようにパルス周期ΔＮｖ″を求める
。

ΔＮ　ｙ”　＝　Ｎ　ｖ”　　Ｎ　ｖ’また、この際レ
ジスタ２４の内容は、今回のカウント値Ｎｖ″に更新さ
れる。従って、次にカウント値Ｎ　ｖ′ｌ　＋　＋がラ
ッチされると、このカウント値Ｎ　ｖｎ　＋からカウン
ト値Ｎ　ｖ″が減算されて、パルス周期ΔＮ　ｖｎ　＋
　１が求められ、以下順次この動作を繰り返すことにな
る。

上記パルス周期ΔＮ　ｖ’は、先に従来の技術で第３図
に基づいて説明したように、ＦＣ信号の（ｎｌ）番目の
パルスからｎ番目のパルスまでの期間をＦＲＣ２２のカ
ウント値で示したものであり、これらのパルスの周期を
表す。そして、ＦＣ信号はＤＣモータ１の回転速度に比
例した周波数を有することから、パルス周期ΔＮｖ″は
、回転速度に反比例した値を示すことになる。

上記第１減算手段２３によって得られたパルス周期ΔＮ
ｖ″は、第２減算手段２５で演算処理されることになる
。

第１メモリ２６には、前述のように所定値ＮＬ。

が格納されている。この所定値ＮＬＣは、ＤＣモータ１
が規格に定められた速度で回転した場合のＦＧ倍信号パ
ルスの周期をＦＲＣ２２のカウント値で示した値である
。また、第２メモリ２７には、前述のようにバイアス値
Ｎ　Ｂ、ａ　ｓが格納されている。このバイアス値Ｎ　
Ｅ　Ｉ　Ａ　Ｓは、制御偏差がゼロの場合にＤＣモータ
１が定常回転を行うために必要な駆動電流を与えるため
のものである。ただし、このバイアス値Ｎ　Ｂ　Ｉ　Ａ
　Ｓは、後に説明する速度サーボのループゲインＫｖを
考慮して定められている。

第３減算手段２８は、この第１メモリ２６の所定値ＮＬ
ｃから第２メモリ２７のバイアス値ＮＢ□、５を減算し
、次式のようにバイアス所定値Ｎ　ｔ、ｃ’を求める。

１’ｌｔ、ｃ’　−ＮＬＣ−ＮＥＩＡＳそして、前記第
２減算手段２５は、パルス周期ΔＮ　ｖ’からこの第３
減算手段２８によって得られたバイアス所定値ＮＬ、′
を減算することにより、次式のように速度誤差Ｅｖ″′
を求める。

Ｅｖ″′−ΔＮ♂−ＮＬ。

この速度誤差Ｅｖ″′　は、速度サーボの制御偏差にバ
イアスを加えたものである。

また、前記第１減算手段２３によって得られたパルス周
期ΔＮ　ｖ’は、バイアス更新手段２９で処理される。

即ち、バイアス更新手段２９は、パルス周期ΔＮ　ｖ”
の直流成分を検出し、これが一定の値を超えた場合に、
適宜第２メモリ２７内に格納されたバイアス値ＮＢ□、
Ｓの値を更新するようになっている。例えば、この第１
減算手段２３によって順次求められるパルス周期ΔＮｖ
″の変動が所定値Ｎ、−，よりも常に小さい状態に偏っ
た場合には、バイアス値を小さくするように書き換える
。すると、パルス周期ΔＮ　ｖ″の偏りが是正され、所
定値ＮＬｏを中心として変動するようになる。

従って、本実施例によれば、第２メモリ２７内のバイア
ス値ＮＢＩＡＳが自動的に調整されるので、ＤＣモータ
１に大きな負荷変動や特性変化が生じた場合にも、サー
ボ系が追従できなくなるというようなおそれが生じない
。

」二記速度誤差検出部５で求めた速度誤差Ｅｖ″′は、
速度ゲイン乗算手段６で速度サーボのループゲインＫｖ
が乗ぜられ、加算手段７で加算処理される。なお、この
速度誤差Ｅｖ″′に含まれるハイアスイ直ＮＩＩＩＡＳ
は、このループゲインれることにより正規のバイアス値
となるように設定されている。

位相パルス発生器３からのＰＣ信号は、マイクロコンピ
ュータ４における位相誤差検出部８に入力される。

位相誤差検出部８は、先に従来の技術において第４図で
説明したように、このＰＣ信号と基準同期信号Ｖ　ＳＹ
ＮＣに基づいて位相誤差Ｅ−を生成する。

この位相誤差検出部８で求めた位相誤差ＥＰｋは、ディ
ジタルフィルタ９を介して位相ゲイン乗算手段１０で位
相サーボのループゲインＫｐが乗ぜられ、前記加算手段
７で加算処理される。

この加算手段７では、前記速度誤差Ｅｖ・′と上記位相
誤差ＢＰ’を加算し、誤差信号を生成する。

そして、この誤差信号は、ＰＷＭ変換回路１１でＰＷＭ
信号に変換され、ＤＣモータ１に送られる。

この結果、ＤＣモータ１には、速度サーボの制御偏差と
位相サーボの制御偏差がフィードバックされ、回転ドラ
ムの速度位相制御が行われることになる。

〔発明の効果〕

本発明に係るＶＴＲのサーボ制御装置は、以上のように
、モータの回転速度に比例した周波数を有するパルスを
パルス発生器から得、この各パルス間の時間間隔をカウ
ンタでカウントすることによりパルスの周期に対応する
カウント値を得、このカウント値と所定のディジタル値
との差によって得た速度誤差に基づいて前記モータの駆
動を制御するＶＴＲのサーボ制御装置において、バイア
ス値を記憶するバイアス値記憶装置と、このバイアス値
記憶装置が記憶するバイアス値を読み出し前記速度誤差
に加算する加算手段と、バイアス値記憶装置が記憶する
バイアス値を前記速度誤差の直流成分に応じて書き換え
るバイアス値更新手段とを有する構成をなしている。

これにより、モータの負荷変動が大きくなった場合やこ
のモータに特性変化が生じた場合にもバイアス値を自動
的に調整し、速度誤差を常にゼロ中心で変動させるよう
にすることができる。

従って、本発明は、モータに大きな負荷変動や特性変化
が生じた場合にもサーボループが容易に目標値に追従で
きるという効果を奏する。

【図面の簡単な説明】第１図及び第２図は本発明の一実施例を示すものであっ
て、第１図は速度誤差検出部のブロック図、第２図はサ
ーボ制御装置のブロック図である。第３図は速度誤差検
出処理の動作を示すタイムチャート、第４図は位相誤差
検出処理の動作を示すタイムチャートである。第５図及
び第６図は従来例を示すものであって、第５図はサーボ
制御装置のブロック図、第６図は速度誤差検出部のブロ
ック図である。１はＤＣモータ（モータ）、２は速度パルス発生器（パ
ルス発生器）、２２はＦＲＣ（カウンタ）、２５は第２
減算手段（加算手段）、２７は第２メモリ（バイアス値
記憶装置）、２８は第３減算手段（加算手段）、２９は
バイアス更新手段、Ｎｖｌｌはカウント値、ＮＬｃは所
定値（所定のディジタル値）　、ＮＢＩＡＳはバイアス
値である。

Claims

【特許請求の範囲】１、モータの回転速度に比例した周波数を有するパルス
をパルス発生器から得、この各パルス間の時間間隔をカ
ウンタでカウントすることによりパルスの周期に対応す
るカウント値を得、このカウント値と所定のディジタル
値との差によって得た速度誤差に基づいて前記モータの
駆動を制御するＶＴＲのサーボ制御装置において、バイアス値を記憶するバイアス値記憶装置と、このバイ
アス値記憶装置が記憶するバイアス値を読み出し前記速
度誤差に加算する加算手段と、バイアス値記憶装置が記
憶するバイアス値を前記速度誤差の直流成分に応じて書
き換えるバイアス値更新手段とを有することを特徴とす
るＶＴＲのサーボ制御装置。