JPH04177512A - 速度制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は回転体の速度検出信号の周期計測により得られ
る速度検出値に基づいて、回転体を駆動する速度制御装
置に関するものである。

従来の技術 従来より、回転体のディジタル式速度制御装置は磁気記
録再生装置において多用化されている。

第８図は、磁気記録再生装置におけるキャプスタンモー
タの回転速度制御系の一般的なブロック図を示したもの
である。

第８図において、モータ１に取り付けられた周波数発電
機２から第９図ａに示すような正弦波信号が出力される
。この信号はモータ１の回転速度に依存した周期を有し
ており、さらにＦＧ信号増幅器３により増幅および波形
整形され、第９図すに示す方形波信号となる。ＦＧ信号
増幅器３の出力は速度誤差検出器１７に入力され、入力
信号の周期がカウンタ４により量子化される。減算器６
では、その量子化されたカウント値から基準値発生器５
より出力される基準周期データが減算され、速度誤差が
出力される。検出された速度誤差はディジタルフィルタ
１４により速度制御領域でのゲイン補償が行われた後に
Ｄ／Ａ変換器１５に出力され、Ｄ／Ａ変換器１５の出力
はモータ駆動回路１６に供給され、回転体（モータ１）
の速度制御が行われる。

発明が解決しようとする課題 ところで、上記の構成における各部の伝達関数を含めた
ブロック図を第１０図に示し、これをもとに回転体の速
度制御系における制御限界周波数について説明する。

第１０図において、モータの伝達関数は、トルク定数Ｋ
ｔ　（ｇ−ｃｍ／Ａ）と、慣性モーメントＪ　（ｇ−ｃ
ｍｅｓｅｃ＊ｓｅｃ／ｒａｄＬ　　およびラプラス演算
子Ｓにより表される。モータ１の回転速度は一回転あた
り２個の歯数を有する周波数発電機２（第８図において
はＦＧと略称されている。）により速度検出信号に変換
され、入出力サンプラ、カウンタ４および移動平均要素
により入力信号の周期が計測される。

カウンタ４に供給される基準クロックの周波数をＦ　ｃ
　ｋ　（Ｈｚ　）、サンプリング周期をＴ（ｓｅＣ）と
すると、カウンタ４の伝達関数Ｇｃは次式％式％ ただし、 ２・π カウンタ４により量子化された速度検出信号の周期計測
値から基準値が減算され、速度誤差が算出される。算出
された速度誤差は伝達関数Ｇｆを有するディジタルフィ
ルタ１４に入力され速度制御領域でのゲイン補償が行わ
れ、Ｄ／Ａ変換器１５の大力バッファにより構成される
０次ホルダに供給される。

０次ホルダの伝達関数Ｇｈは次式で表される。

Ｔ ０次ホルダの出力は、変換ゲインＫｘを有するＤ／Ａ変
換器１５によりアナログ電圧に変換され、その出力は伝
達コンダクタンスｇｍ　（Ａ／Ｖ）　を有するそ一夕駆
動回路１６に供給され、その出力電流によりモータの速
度制御が行われる。

なお、Ｄ／Ａ変換器１５の変換ゲインＫｘは変換ビット
数をｎｌ　　供給電圧をＶｃｃとすると、次式で表され
る。

ｎ 上述の各部の伝達関数の中で、位相特性がサンプリング
周期Ｔに依存するのは、カウンタ部とホルダであり、任
意の周波数ｆでの両者の位相特性θＣ１θｈは（１）式
、（３）式より次のように表される。

θＣ＝−π・　ｆ　　＠Ｔ　　　　　　　　　　　　　
　・・・（５）θｈ＝−π・ｆ−Ｔ　　　　　　　　　
　　　・・・（６）さて、一般的に制御系が安定に動作
するためには、開ループゲインがＯｄＢとなる周波数に
おいて４０〜６０度の位相余裕が必要であるが、その周
波数において第１０図に示される慣性ブロック内の慣性
項が支配的となり、この周波数において９０度の位相遅
れが生じる。したがって、この周波数において６０度の
位相余裕を得るための必要条件は次式で表される。

１　θＣ＋θｈ　１　≦□　　　　　　　　　　　・・
・（７）に の条件によりモータを安定に制御可能な制御限界周波数
Ｆ１１゜は、ＦＧ周波数Ｆｆｇを用いて次式で表される
。

上述のごとく、モータを安定に制御可能な制御限界周波
数は、ＦＧ周波数により規制されてしまう。このため、
速度誤差検出器に速度検出信号を入力する前に逓倍回路
を設け、サンプリング周期Ｔを２分の１にすることによ
り、制御限界周波数をＦＧ周波数の６分の１まで広げる
ことが可能である。

しかしながら、速度検出信号の一周期の時間が、速度誤
差検出からＤ／Ａ変換器への出力までに要する時間の倍
以上でなければ逓倍法を用いることはできない。

すなわち、ＦＧ周波数が比較的高い場合には制御限界周
波数は（８）式で示されるようにＦＧ周波数の１２分の
１が理論上の限界値であった。

ところで、民生用ＶＴＲ等においては、キャプスタンモ
ータの駆動方式として、ダイレクト・ドライブ方式が多
用されており、モータ特有のトルクリップルが回転ムラ
の要因となって、ワウ・フラッタを悪化させることとな
る。

このトルクリップルは、モータの１回転周期に依存して
おり、通常この回転周期の整数倍の高調波成分を有して
いる。

この特有の性質を利用して、モータの回転周期に依存し
たトルクリップルを取り除く方法として、繰り返し制御
（または学習制御と呼ばれる）を適用した例が報告され
ている（「システムと制御」。

Ｖｏｌ、３０．Ｎｏ、１．Ｐ３４〜４１．１９８６）。

しかしながら、繰り返し制御を適応した制御方式におい
ては、モータの回転周期に依存したトルクリップルを取
り除く効果はあるものの、学習機構の実現には多くのメ
モリまたはシフトレジスタを必要とし、さらに制御系の
安定性を得るために複雑な高次のフィルタ等により構成
された補償器を必要としていた。すなわち、従来の繰り
返し制御の実現においてコスト面におけるデメリットも
大きかった。

本発明は、上記従来の問題点を解決するもので、逓倍法
を用いることができないときにも、安定に速度制御が可
能な速度制御装置を提供することを目的とする。

課題を解決するための手段 この目的を達成するために本発明の速度制御装置は、回
転体の速度に応じた速度検出信号の周期計測により前記
回転体の各計測区間での平均速度を検出する速度検出手
段と、前記速度検出手段の出力データと基準周期データ
とから平均速度誤差を算出する速度誤差算出手段と、特
定の計測区間に対する平均速度誤差と、それ以前の平均
速度誤差とから瞬時速度誤差を予測する予測手段と、前
記予測手段の出力を累積加算し、平均値データを出力す
る誤差平均化手段と、特定のメモリを選択するメモリ選
択手段と、前記誤差平均化手段の出力データと、前記メ
モリ選択手段により選択された特定のメモリのデータと
を加算し、その結果を前記メモリに格納する誤差格納手
段と、前記メモリより以前に選択された特定のメモリの
データに１より小さい定数を乗した後、前記瞬時誤差予
測手段の出力データを加算する補償誤差算出手段と、前
記補償誤差算出手段の出力データに基づいて前記回転体
を駆動する駆動手段とを備えている。

作用 本発明は上記した構成により、従来に比へて位相余裕を
大きくとることができるとともに周期的な外乱を効率よ
く抑圧することができる速度制御装置を提供できる。

実施例 以下、本発明の実施例について、図面を参照しながら説
明する。

第１図は本発明の一実施例における速度制御装置の基本
ブロック図、第２図は第１図の速度誤差予測ブロック２
０の詳細図、第３図は第１図の学習機構フロック３０の
詳細図を示したものであり、第８図と同一機能の部位に
は同じ符号を用いている。

第１図において、ＦＧ信号増幅器３の出力信号はカウン
タ４に入力され、基準クロックにより量子化される。カ
ウンタ４のカウントデータおよび基準値発生器５の基準
値データは減算器６に供給され、カウンタ４のカウント
データから基準値データが減算されて、その演算結果デ
ータが第１のメモリ７に供給される。第１のメモリ７の
出力データは、速度誤差予測ブロック２０に入力され、
その出力データは学習機構ブロック３０に供給される。

第２図において、第１の予測器２２には、第１のメモリ
７および第２のメモリ２１のデータが供給され、予測演
算が行われた後に、第１のメモリ７のデータが第２のメ
モリ２１に供給される。第２の予測器２５には、第４の
メモリ２４および第１のメモリ７のデータが供給され、
予測演算が行われた後に、第３のメモリ２３のデータが
第４のメモリ２４に供給される。第３の予測器２６には
、第２の予測器２５および第１の予測器２２の出力デー
タが供給され、予測演算が行われる。予測演算結果は学
習機構ブロック３０に供給される。

第３図において、前述の予測演算結果は第２加算器３７
および誤差平均化手段３２に供給されている。誤差平均
化手段３２により平均化された出力データは、第１加算
器３３に入力される。第１加算器３３ではメモリ選択手
段３４によりメモリ群から選択された特定のメモリのデ
ータと誤差平均化手段３２の出力データを加算し、加算
結果を同メモリに格納する。補償器３５てはメモリ選択
手段３４により選択された特定のメモリに乗数ｋを乗じ
た後、第５のメモリ３６に演算結果を出力する。第２加
算器３７では、前述の予測演算結果、すなわち第３の予
測器２６の出力データと第５のメモリ３６の出力とを加
算し、ディジタルフィルタ１４に出力する。

なお、速度誤差予測ブロック２０は、第２のメモリ２１
〜第３の予測器２６により、学習機構ブロック３０は誤
差平均化手段３２〜第２加算器３７により構成されおり
、ＦＧ信号増幅器３からの出力信号が制御信号として入
力されている。

また、ディジタルフィルタ１４にもサンプリング信号と
してＦＧ信号増幅器３の出力信号が入力されている。

以上のように構成された速度制御装置について、第１図
〜第４図をもとに動作説明を行う。

第４図はＦＧ倍信号とモータ１の速度誤差との関係を表
したものであり、モータ１の回転速度が遅くなってきて
いる状態を表している。

まず、第４図すのリーディングエツジが到来すると、第
１のメモリ７のデータは第２のメモリ２１に転送され、
第３のメモリ２３のデータは第４のメモリ２４に転送さ
れる。すなわち、第２のメモリ２１．第４のメモリ２４
には常に第１のメモリ７、第３のメモリ２３に入力され
た一回前のデータが格納される。これは第１の予測器２
２および第２の予測器２５の予測動作に備えたものであ
る。

つぎに、第１の予測器２２において、第１のメモリ７の
データの３倍のデータから第２のメモリ２１のデータが
減算された後、２て除算される。

この演算結果は第３のメモリ２３に格納される。

第２の予測器２５では、第１のメモリ７の２倍のデータ
から第４のメモリ２４のデータが減算される。最後に、
第３の予測器２６において、第２の予測器２５の出力デ
ータおよび第１の予測器２２の出力データとの加重平均
値が算出され、出力される。

以上の一連の処理の意味を第４図をもとに説明する。

時刻ｔ７において、第４図すのリーディングエツジが到
来し、速度検出器１７での処理が終了しているものとす
る。この時点において、第１のメモリ７には時刻ｔ、か
ら時刻ｔ７までの区間におけるモータ１の平均速度に依
存した速度誤差データが格納されている。同様に、第２
のメモリ２１には、時刻ｔ３から時刻ｔ、までの区間に
おけるモータ１の平均速度に依存した速度誤差データが
格納されている。

ここで、時刻ｔ３〜ｔ７までのモーターの速度検出信号
の２サイクル間の瞬時速度が直線近似できるものとする
と、第１のメモリ７に格納されているデータは時刻ｔ６
、つまり時刻ｔ５〜ｔ７の中間点での瞬時速度誤差ｅ２
を表し、第２のメモリ２１のデータは時刻ｔ４、つまり
時刻ｔ３〜ｔ５の中間点での瞬時速度誤差ｅ、を表すこ
とになる。

従って、時刻ｔ７での瞬時速度誤差予測値Ｒ３は以下の
式で示される。

（ｅ２　ｅ＋） Ｒｓ＝８２＋　　□　　　　　　・・・（９）すなわち
、第１の予測器２２からは（９）式で表される瞬時速度
誤差予測値Ｒ９が出力される。

ところで、第４のメモリ２４には時刻ｔ６における瞬時
速度誤差予測値Ｒ１が格納されている。第２の予測器２
５では時刻ｔ６における瞬時速度誤差予測値Ｒｌ　、時
刻ｔ６での瞬時速度誤差ｅ２より以下の式で表される瞬
時速度誤差予測値Ｒ２を出力する。

Ｒ２＝ｅ２＋　Ｃｅ２　Ｒ＋）　　　　　　　−（１０
）すなわち、（９）式により、前回（時刻ｔ６）算出し
た瞬時速度誤差予測値Ｒ５が今回の計算に反映されるこ
とになる。

第３の予測器２６では上述の如く算出された瞬時速度誤
差予測値Ｒ９およびＲ２を加重平均し、最終的な瞬時速
度誤差予測値Ｒを出力する。

以上より、第１の予測器２２の伝達関数ＰｒｌをＺ演算
子を用いて表すと、 ３−　Ｚ−’ Ｐｒ１＝□　　　　　　　　・・・（１１）同様に第２
の予測器２５の伝達関数Ｐｒ２は、４−３２−’＋　Ｚ
−２ Ｐｒ２＝□　　　・・・（１２） よって、第３の予測器２６の伝達関数Ｐｒ３は、Ｐｒ３
＝□ ７−４２−１＋　Ｚ−２ ＝□　　　・・・（１３） となる。

つまり−　　（１３）式で示される処理を行うことによ
り、第１図の速度誤差予測ブロック２０の処理を行うこ
とができる。

つぎに、学習機構ブロック３０の動作説明を行う。回転
体の歯数をＮとすると、１回転周期の間に速度検出信号
がＮ回検出される。さらに、平均化回数をＮ　＠　Ｖ　
Ｑとすると、学習ＲＡＭ群で必要なＲＡＭの数はＮ、（
＝Ｎ／Ｎ、、、）となり、従来必要であったＲＡＭ数Ｎ
のＮ　ａ　ｖ　ｏ分の１に削減することが可能である。

いま、第３の予測器２６から出力が得られた状態である
とする。誤差平均化手段３２では、誤差の累積加算を開
始する。累積加算された誤差の平均化が終了するまで、
すなわち累積加算回数ｎが（ｎ＜Ｎａｖ、）の間は学習
ＲＡＭ群は選択されず、第５のメモリ３６のデータと第
３の予測器２６の出力が加算され、ディジタルフィルタ
に出力される。誤差平均化手段３２により誤差の累積加
算が終了、すなわち累積加算回数ｎが（ｎ　＝　Ｎａｖ
ｏ）となると、誤差平均化手段３２では累積加算された
誤差を平均化する。つまり、第３の予測器２６の出力を
Ｅｌとすると、誤差平均化手段３２の出力Ｅａｖｇは次
式で表される。

誤差の平均化が終了すると誤差平均化手段３２は、平均
化された誤差Ｅ　ｉ　Ｖ。を出力する。一方、メモリ選
択手段３４により、学習ＲＡＭ群から特定のＲＡＭが選
択される。

以下に、ＲＡＭの選択方法の説明を行う。ここで、前回
選択されたＲＡＭがＲＡ　Ｍ　＊　−＋であるとする。

このときポインタは前回インクリメントされているので
ポインタ値ｎ、は（ｎ、＝ｋ）を示している。したがっ
て、今回はポインタ値（ｎｐ＝ｋ）で示されるＲ　Ａ　
Ｍ　ｂが選択され、ポインタは再びインクリメントされ
る。このとき、もしインクリメントされたポインタ値ｎ
、が学習ＲＡＭの数Ｎ、より大きければ、すなわち、　
（ｋ＋１＞Ｎ、）であれば１．ポインタはリセットされ
る。

以上の処理によりモータ１の１回転周期をモードとして
ＲＡ　Ｍ　１〜ＲＡ　Ｍ　Ｎ−をサイクリックに選択す
ることが可能である。

ＲＡＭ、が選択されると、前述の誤差平均化手段３２の
出力と選択されたＲＡＭ、のデータとが加算され、その
演算結果が再びＲＡ　Ｍ　＊に格納される。

以上で学習機構の学習動作は終了する。

つぎに、ディジタルフィルタ１４に実際に出力する誤差
データの算出方法の説明を行う。

まず、メモリ選択器３４により今回学習したＲＡＭ、よ
り１回前に学習した、ＲＡＭｋ−０が選択される。ここ
で、モータ１による位相遅れを補償するために今回学習
したＲ　Ａ　Ｍ　ｋを選択せず、１回前に学習したＲ　
Ａ　Ｍ　ｋ−＋を選択する。

以下に、位相進めのための位相量の算出方法を説明する
。

ＲＡＭ１つ分の位相進めを行った場合、進めた位相量に
対応した進みのむだ時間Ｔ　ｌ　ｎ　ｃは、次式で表さ
れる。

補償器３５では、メモリ選択手段３４により選択された
ＲＡＭ、、のデータにあらかじめ決められた定数ｋを乗
じ、第５のメモリ３６に格納する。

ここで、定数にの値は１より小さい任意の値を選択する
ことができ、１に近づくほど学習効果は大きくなるが、
制御系の安定性の確保が困難となる。

第５図は第１図の学習機構ブロック３０をＺ演算子を用
いて表したブロック図であり、学習機構部の伝達関数Ｇ
ＬをＺ演算子Ｚおよびラプラス演算子Ｓを用いて表すと
次式で示される。

１−　Ｚ−”「 （１６）式よりサーボ系の制御帯域内において、ｋが１
に近づくにつれて分母の第２項はゼロに近づくが、１よ
り小さ（なるにつれてゲインＧＬは１に近づき学習効果
がなくなることか容易にわかる。

つまり、学習効果とサーボ系の安定性は互いにトレード
オフの関係にあるため、一般的にはｋを０゜９以上の値
とする。

つぎに、第５のメモリ３６のデータと第３の予測器２６
の出力とを加算し、デインタルフィルタ１４に出力する
。

このように学習機構ブロック３０の各部の処理により速
度誤差予測ブロック２０の出力から補償誤差が算出され
る。

つぎに上述の速度誤差予測ブロック２０および学習機構
ブロック３０の処理をソフトウェアにより実現すること
を想定し、各ブロック図での処理を実現するフローチャ
ートを第６図に、このフローチャートに対応したブロッ
ク図を第７図に示し、処理の説明を行う。

ここで、用いられているカウント値は第１図のカウンタ
４の出力、基準値は第１図の基準値発生器５の出力であ
り、メモリ１〜メモリＮｒは第７図のメモリ１〜メモリ
Ｎｒに対応している。ただし、メモリ４はテンポラリ−
のメモリとする。第１図の減算器６．速度誤差予測ブロ
ック２０．　　学習機構ブロック３０での演算およびデ
インタルフィルタ１４は、マイクロプロセッサの有する
算術論理演算ユニッ）　（ＡＬＵ）により容易に実行可
能である。

なお、演算の簡素化を図って、（１３）式を変形して（
１７）式の形で実現するものとする。

まず、処理ブランチ６００において、第１図のＦＧ信号
増幅器３の出力信号のリーディングエツジが到来してい
るかどうかを判断する。このとき到来していれば、処理
ブロック６０１においてカウント値から基準値が減算さ
れ、その減算結果はメモリーに転送される。到来してい
なければ処理を終了する。処理ブロック６０２ではメモ
リーからメモリ２のデータが減算され、その減算結果は
メモリ４に転送される。さらに、処理ブロック６０３で
はメモリーのデータの３倍のデータがレジスタに転送さ
れる。この処理では、−度メ゛モリ１のデータをレジス
タに転送し、レジスタにメモリーのデータを２回加算す
ることにより、乗算命令を用いずにメモリーのデータの
３倍のデータをレジスタに転送することができる。処理
ブロック６０４では、レジスタの値にメモリ３のデータ
が加算され再びレジスタに転送される。処理ブロック６
０５ではレジスタの値が２回右にシフトされ、再びレジ
スタに転送される。処理ブロック６０６ではレジスタの
値にメモリ４のデータが加算され、その結果はメモリ４
に格納される。

処理ブロック６０７ではメモリ４のデータがレジスタに
転送される。この処理は、次の学習機構ブロック３０で
の演算に備えたものである。

処理ブロック６０８では速度誤差予測ブロック２０での
次回の計算に備えてメモリ２のデータをメモリ３ヘメモ
リ１のデータをメモリ２へ転送する。

以上の処理ブランチ６００〜処理ブロツク６０８の簡単
な算術演算により第１図の速度誤差予測ブロック２０の
処理を実現可能である。

つぎに、学習機構ブロック３０での処理の説明を行う。

誤差平均化手段３２は、処理ブランチ６０９〜処理ブロ
ツク６１２により構成されている。処理ブランチ６０９
では、累積加算された誤差を平均化するタイミングであ
るかどうかを判断する。平均化のタイミングでなければ
、処理ブロック６１０によりメモリ５のデータにメモリ
４のデータを加算し、結果をメモリ５に格納する。そし
て、処理ブロック６２０にジャンプする。

平均化のタイミングであれば、処理ブロック６１１によ
り累積加算されたメモリ５のデータを平均化回数Ｎ　ａ
　ｖ　ｇで除算する。その除算結果はレジスタに格納さ
れる。なお、この平均化回数も、２のｎ乗にとることに
よりシフト演算により実行可能である。処理ブロック６
１２ては、累積加算用のメモリ５をクリアして、つぎの
累積加算に備えている。

メモリ選択手段３４は処理ブロック６１３〜処理ブロツ
ク６１８により構成されている。

処理ブロック６１３ではポインタ１をインクリメントす
る。つぎに、処理ブランチ６１４においてポインタ１の
値が学習ｒａｍの数Ｎｒより大きいかどうかを判断する
。このとき大きければ、処理ブロック６１５によりポイ
ンタ１をリセットする。そして、処理ブロック６１６に
ジャンプする。

小さいときには、処理ブロック６１６により、そのポイ
ンタ値に対応したメモリＮ、を選択する。処理ブロック
６１７では、選択されたメモリＮ、にレジスタ値を加算
し、再びメモＩＪＮ、に格納する。処理ブロック６１８
ではポインタ１より１小さい値を有するポインタ２によ
りメモリＮ、−５を選択する。

補償器３５は、処理ブロック６１９により構成されてい
る。処理ブロック６１９では、選択されたメモリＮ、−
３に定数ｋを乗算し、その結果をメモリ６に格納する。

ここで、定数には、シフト演算が可能な値を選択する。

処理ブロック６２０では、メモリ４のデータとメモリ６
のデータを加算し、その結果をメモリ４に格納する。以
上の演算により学習機構ブロック３０の処理が終了する
。

最後に、処理ブロック６２１により、メモリ４のデータ
がディジタルフィルタ１４に出力される。

なお、一連の演算処理において、乗算命令を用いずに加
減算およびシフト演算により処理を行っているため、処
理時間は非常に短く、むだ時間要素はほとんど生じない
。

第１１図は、従来例のカウンタ４＋ホルダ、本実施例の
速度誤差予測ブロック２０＋ホルダの位相特性をシミュ
レーションした結果であり、サンプリング周期Ｔを１ｍ
ｓとしている。ここで、本実施例での位相遅れ量は、従
来例の２分の１となっている。

したがって、本発明によれば（１４）式で示される予測
演算をソフトウェア演算により実行することにより、（
５）式で示されるカウンタ部の位相遅れ量を理論上ゼロ
にすることができる。

本発明での位相特性は次式で表される。

θｃ　　＝Ｏ・・・（５）゛ よって、（５）’、（６）、（７）式よりモータを安定
に制御可能な制御限界周波数Ｆ１１．はＦＧ周波数Ｆｆ
ｇを用いて次式で表される。

上述のごとく、本発明によれば、（１４）式で示される
予測演算をソフトウェア演算により実行することにより
、（５）式で示されるカウンタ部の位相遅れを取り除く
ことができる。

したがって、理論上、モータを安定に制御可能な制御限
界周波数を逓倍法を用いずに、ＦＧの周波数の６分の１
まで延ばすことが可能である。

さらに、学習機構ブロック３０により回転体の回転周期
に同期した外乱を抑圧することができるため、従来より
安定に回転体の速度制御を行うことが可能である。

発明の効果 以上のように本発明は、回転体の速度に応じた速度検出
信号の周期計測により前記回転体の各計測区間での平均
速度を検出する速度検出手段と、前記速度検出手段の出
力データと基準周期データとから平均速度誤差を算出す
る速度誤差算出手段と、特定の計測区間に対する平均速
度誤差と、それ以前の平均速度誤差とから瞬時速度誤差
を予測する予測手段と、前記予測手段の出力を累積加算
し、平均値データを出力する誤差平均化手段と、特定の
メモリを選択するメモリ選択手段と、前記誤差平均化手
段の出力データと、前記メモリ選択手段により選択され
た特定のメモリのデータとを加算し、その結果を前記メ
モリに格納する誤差格納手段と、前記メモリより以前に
選択された特定のメモリのデータに１より小さい定数を
乗じた後、前記瞬時誤差予測手段の出力データを加算す
る補償誤差算出手段と、前記補償誤差算出手段の出力デ
ータに基づいて前記回転体を駆動する駆動手段とを備え
おり、カウンタ部による位相遅れを取り除くことができ
るとともに回転体の回転周期に同期した外乱を抑圧する
ことができる。

したがって、従来の２倍の周波数まで安定性を維持しつ
つ制御帯域を広げることが可能である。

さらに、瞬時速度誤差予測ブロック２０および学習機構
ブロック３０での処理をソフトウェア演算により行って
いるため、ハードウェアの追加が必要なく、その実用効
果は極めて大きい。

【図面の簡単な説明】

第１図は本発明の実施例における速度制御装置の構成を
示すブロック図、第２図は同実施例の速度誤差予測ブロ
ック２０の内部構成を示すブロック図、第３図は同実施
例の学習機構ブロック３０の内部構成を示すブロック図
、第４図は同実施例の動作説明のためのタイムチャート
、第５図は同実施例における学習機構ブロック３０のブ
ロック線図、第６図は速度誤差予測ブロック２０および
学習機構ブロック３０の処理を実行するためのフローチ
ャート、第７図は第６図のフローチャートに対応したブ
ロック図、第８図は従来例における速度制御装置の構成
を示すブロック図、第９図は同従来例のタイムチャート
、第１０図は同従来例の速度制御系の各部の伝達関数を
表すブロック線図、第１１図は従来例と本発明の実施例
における位相特性の比較図である。 １・・・モータ、　　２・・・周波数発電機、　　１４
・・・ディジタルフィルタ、　　１５・・・Ｄ／Ａ変換
器、１６・・・モータ駆動回路、　　１７・・・速度誤
差検出器、２０・・・速度誤差予測ブロック、　　３ｏ
・・・学習機構ブロック。 ヘ　　　　　　　　　　　　　　　味 イ、ｔ＼ ＠４図 ｃｒｔ　　　　　　　　、３−０ 転

Claims (3)

【特許請求の範囲】
1. （１）回転体の速度に応じた速度検出信号の周期計測に
   より前記回転体の各計測区間での平均速度を検出する速
   度検出手段と、 前記速度検出手段の出力データと基準周期データとから
   平均速度誤差を算出する速度誤差算出手段と、特定の計
   測区間に対する平均速度誤差と、それ以前の平均速度誤
   差とから瞬時速度誤差を予測する予測手段と、 前記予測手段の出力を累積加算し、平均値データを出力
   する誤差平均化手段と、 特定のメモリを選択するメモリ選択手段と、前記誤差平
   均化手段の出力データと、前記メモリ選択手段により選
   択された特定のメモリのデータとを加算し、その結果を
   前記メモリに格納する誤差格納手段と、 前記メモリより以前に選択された特定のメモリのデータ
   に１より小さい定数を乗じた後、前記瞬時誤差予測手段
   の出力データを加算する補償誤差算出手段と、 前記補償誤差算出手段の出力データに基づいて前記回転
   体を駆動する駆動手段とを備えた速度制御装置。
2. （２）予測手段は、連続した３つの各計測区間の平均速
   度誤差から瞬時速度誤差を予測する請求項１記載の速度
   制御装置。
3. （３）メモリ選択手段は、速度検出信号を分周した周期
   ごとにポインタで示される特定のメモリの選択および前
   記ポインタのインクリメントを行い、前記ポインタの値
   が回転体の１回転に対応した最大値を越えたときには、
   前記ポインタの値をリセットする請求項１記載の速度制
   御装置。