JPH021673A - 通信制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は全二重通信に係シ、特に共通システムバス競合
制御に好適な通信制御方法及びその装置ｎに関する。

〔従来の技術〕

従来の装置は、特開昭６２−４７２４１号公報及び特開
昭６２−４７２４２号公報に記載の様に、半二重通信の
送信時におけるアンダラン防止と装置内送信遅延の最小
化を目的として、ＦｉＦｏ型メモリ内格納データの制御
を行っている。

すなわち、従来は送信のみを対象とし、上述の目的全達
成するために、回線速度、送信データアクセス時間、優
先度等の諸条件から、ＦｉＦｏ型メモリへのデータの先
行格納数の最適値を任意設定する。

又、従来の装置は、特開昭６０−１９８９５８号公報に
記載の様に、上位装置との間にデータバッファを介在し
たデータ転送全行っていた。この主な理由は、後述する
フレームの種別によって、受信したフレームが上位に転
送するフレームであるのか、或いは通信制御装置内で処
理するフレームなのかを識別する必要があるためである
。

更に又、従来の通信制御装置におけるデータの受信は、
基本的にシステムバス幅とは無関係に通信特有のバイト
単位にデータを制御している。すなわち、例えば特開昭
６２−４７２．ｆｌＩ号公報にみるように、システムバ
スの前までの受信データは全てバイト単位で扱い、上位
装置に転送する際に、バイト単位からシステムバス幅の
データとして整合する方法をとる。

〔発明が解決しようとする課題〕

上記従来技術はを二重通信における上位の共通システム
バスの競合について配慮されてないためを二重通信が不
可能であった。

又、上記従来技術ではをフレームを一旦通信制卸装置内
にバッファリングしてその受信フレーム単位にバッファ
メモリを参照して転送すべきか否かを判断しているため
、データ転送のスループット低下の問題があった。

更に又、上記従来技術においては、通信データ特有のバ
イト単位のデータと、データ転送効率及びバス使用効率
の向上等から増大しているバス幅とのインターフェイス
の点についてｉｃ！慮がされておらず、バス整合部の複
雑化に問題があった。

本発明の目的は、バス競合制御によって全二重通信を達
成することができる通信制御方法、及びその装ａｋ提供
することにある。

本発明の他の目的は、バッファメモＩＪ　ｋ用いること
なく、データの受信を継続しつつ、フレームの種別判定
処理を同時に処理し、受信データ転送の効率化全達成す
ることができる通信制御方法。

及びその装置を提供することにある。

本発明の更なる目的は、上位装置と通信制御装置との間
のバス整合部を簡略化を達成することができる通信制御
方法、及びその装置を提供することにある。

洸 〔阿題＆を解決するための手段〕 上記目的は、送／受信時の共通バス使用（競合）を最適
に制御し、１）送信時のアンダラン、１１）受信時のオ
ーバランを防止し、且つバスの使用効率向上を実現する
ため、伝送媒体と密に結合する送／受信部と、上位（バ
ス）とのインターフェイスを行うＦｉＦｏ型メモリにお
いて、Ｆｉ、Ｆｏ型型上モリ目的とする、送／受信部と
上位との非同期アクセス吸収のためのバッファ機能に着
目し、送／受信部は相互に、一方がバス全使用している
場合には、他方はバスの使用を待つ方法をとる。そして
、この時、バス使用待ち状態にある送信部或いは受信部
の各ＦｉＦｏ型メモリは、この期間にアンダラン或いは
オーバランが発生しない適正な値を持つ様に制御する。

上記能の目的は、識別判定処理の時間を吸収するための
、少なくともｍ段以上のシフトレジスタ、上位装置ｔ６
るいは装置内バックアメモリかのデータルート切換部、
同期化した切換えのための受信データの先頭を示すスタ
ート表示全光のシフトレジスｆｉニ設け、ルート切換え
タイミングの同期側′ａを行うことによシ達成される。

上記更なる目的は、受信部を除（ＦｉＦｏ型メモリ以降
のデータの扱いを全てシステムバス幅の単位とすること
によって達成される。

〔作用〕

本発明は、例えば第１図（Ｂ）に示したＬＡＮシスデム
に接続される通信制御装置に用いられる第１図゛（Ｂ）
の各ステージワンα、ｂ、ｃ、・・・ｎ毎に通信制御装
置がＩ成される。

この通信制御装置α〜ｎはそれぞれ送信部、受信部全盲
し、上位部とリング間とのデータのやりとシを行なう。

この通信制御装置では下記のデータ伝送の制御を行う。

１）、ケース１：　α局が他局の、例えばｂ局にデータ
を伝送する。この時、α局はデータ送信、ｂ局はα局か
らのデータ受信を行う。

２）、ケース２：　α局がリングを介して、自局（α局
）に対してデータ伝送を行うもので、この時、α局はデ
ータの送／受信を行う、いわ９る全二重通信となる。

本発明は、各ステージ冒ン内のバスの転送能力（速度：
　Ｖｎｖｓ　）がリング等の回、１５１度（Ｖｒｉｎｇ
）に対して十分速い（Ｖｎａｓ＞Ｖｒｌｎｇ　）ことを
前提条件とする。すなわち、上記条件（ＶＢｔｒ３　＞
　Ｖｒｉｎｇ　）よυ、第２図に示すＦｉＦｏ型メモサ
メモリバッファリング状態以下の制御が可能になる。

（１）ケース人（送信の場合：第２図（α））バス使用
中に送信ＦｉＦｏ型メモリ１１が満杯（Ｆｕｌｌ）ｉＣ
なると、バス使用を中断して受信側にバスに解放する。

この間、回線へのデータの送信は、送信ＦｉＦｏ型メモ
リ１１に蓄積されたデータを用いて継続する。バス使用
の再開（バス要求）は、ＦｉＦｏ型メモリ１１内の蓄積
データ数の残シがある値ｊとなりた条件で行う。この時
、残データ数ｊの決定は、受信側のバス使用時間（ＴＲ
０Ｖ　）とバスアーピトレーシ目ン時間（Ｔａｒｂ　）
　ｆ吸収して、アンダランが発生しない値とする。

（２）ケースＢ（受信の場合：第２図（ｂ））バス使用
中に受信ＦｉＦｏ型メモリ２１が空（Ｅｍｐｔｙ　）に
なると、バス使用全中断して送信側にバスを解放する。

この間、受信データは受信ＦｉＦｏ型メモリ２１内に順
次格納（受信）して受信を継続する。バス使用の再開（
バス要求）は、受信ＦｉＦｏ型メモダメモリ２１内リア
がある値ｋになった条件で行う。この時、空エリア数に
の決定は、送信側のバス使用時間（ＴＴＲ８）とバスア
ービトレーション時間（’ｌ’ａｒｂ　）　ｆ吸収して
、オーツくラン発生しない値とする。

この様に、ＶＢＵＳ　＞　ｖｒｉｎｇの条件下では、各
Ｆ１１’ｏ型メモリの残データ数ｊと空エリア数ｋｌ用
いることでを二重通信時に発生するバス競合は、ＦｉＦ
ｏ型メモリのバッファ機能を利用することによって事前
に回避できる。

又、少・なくともｍ段以上のシフトレジスタ他を付加す
る構成により、受信フレームは、このシフトレジスタに
入力される時点で、フレームの最初のデータという表示
（スタート表示）を付加する。

その後の種別判定処理は、ｍバイトの種別フィールドを
参照し、ルート切換え部に切換え指令全出力する。この
時、実際のノ・−ト切換えはシフトレジスタに付加され
たスタート表示と前記した切換え指令とのＡＮＤ条件で
行う方法全とる。

従って、本構成により、フレーム単位に同期した切換え
が可能となり、連続したフレーム受信の場合でも、前の
フレームに対して悪影響を及ぼすことはない。

さらに又、受信部を除＜ＦｉＦｏ型メモリ以降のデータ
の扱いを全てシステムバス幅の単位とすることにより、
伝送路からのシリアルデータｉバイト＃４１位のパラレ
ルデータに変換する受信部は、その後ＦｉＦｏ型メモリ
に受信データを与え、同時にｎ進のサイクリックカウン
タを更新する。このユ進カウンタの値を二次元構造のＦ
ｉＦｏ型メモリの入力アドレスとして、順次データを入
力することで、ＦｉＦｏ型メモリ以降のデータの扱いを
システムバス幅とする。

また、受信フレーム長は、システムバスを介した上位装
置への転送サイクル全計数し、　ＦｉＦｉ：＋型メモリ
出力にＥＮＤビットが現われた時点で、フレーム長カウ
ンタの下位にｎ進カウンタ値を合成して求める。

〔実施例〕

以下本発明の一実施例を第１図（Ａ）　１ｉ−用いて説
明する。第１図（Ａ）において、１は上位部、２は共通
バス、１０は送信部、２０は受信部、１１は送信ＦｉＦ
ｏ型メモリ、２１は受信ＦｉＦｏ型メモリ、１２゜２２
はバス制御回路、１５　、２３はポインタ制御回路。

１４は送信回路、２４は受信回路、１５は設定値ｊにな
ったこと金示す信号線、２５は設定値ｋになりｔここと
を示す信号線、１６　、２６は上位部１に対するバス２
の要求信号である。

前述した様に、本発明はを二重通信全可能とするために
、相互にバス獲得待ち時間を考慮してＦｉＦｏ型メモリ
を制御する。すなわち、バス獲得待ち時間Ｔｗは、一方
のＦｉＦｏ型メモリが満杯或いは空となる直前までの時
間である。しかしながら満杯／空となりた場合にはオー
バラン／アンダーランが発生するため、バス要求は上記
状態になる前に行う必要がある。このことは、例えば送
信であれば、ＦｉＦｏ型メモサメモリ１１ｐｔｙとなる
までの時間が、少なくとも受信側のバス使用時間’ｒｕ
ａｖより等しいか大きい必要がある。

従って、今ＦｉＦｏ型メモリ１１．２１の深さｎ−３２
バイト（ｂｙｔｅ　）　＊バス２の転送能力ＶＢＵＳ−
６ｂｙｔｅ／μＢとすると、以下の様に設定値ｊ、ｋが
求まる。

先ずＦｉＦｏ型メモリがＥｍｐｔｙからＦｕｘｌ、或い
はＦｕｌｌからｇｍｐｔｙとなる時間ｔｓｆを（１）式
よシ求める。

ｔｅｆ　−ｎ　／　（ＶＢＵ１９−　Ｖｒｉｎｇ　）　
　−（１）−５２ｂｙｔｅ　／　（５，５ｂｙｔｅ　／
　μｇ　　）謡　５．８２　μＢ 言い換えれば、バス使用の要求を打っても、最大５．８
２μ日の間は待たされることＫなる。

例えば、受信側でバスの要求を行った場合には、時間ｔ
ｅｆに受信できるバイト数のデータの空エリアＣをＦｉ
Ｆｏ型メ七す内に存在しておく必要がある。

：こで、この空エリアｋを求めると、 ｋ　＝　ｔｓｆ−Ｖｒｉｎｇ　　　　　　　　　（２）
−５，８２μｓ　・０．５　ｂｙｔｅ　／　μｌｌ麿２
．９　ｂｙｔｅ となり、この結、果からに≧５　ｂｙｔｅが求まる。同
様に送信側のＦｉＦｏ型メモリの残データ数ｊは、”　
ｙ　ＶＢＵＳ　Ｉ　Ｖｒｉｎｇが同じ値に持−’：）コ
トがうｊ　≧Ｓ　ｂｙｔｅを求めることができる。

この機に、ｊ　、　ｋ＝　３　ｂｙｔｅとして設計する
と、全二重通信において共通バス２を使用しても、競合
を事前に回避し、且つオーバラン、アンダランを防止す
ることができる。

上記計算は、簡単化のため、バスアービト（−ジョン時
間’ｌ’ａｒｂ　Ｉｆ　Ｏとしたが、実際には、（２）
式％式％（５） この様にＬ７てｊ　−ｋ　−３ｂｙｔｅとした場合の動
作として、主にバス制御に関して説明する。

送信側がバスを獲得して送信している場合には、ＶＢＵ
Ｓ　＞　Ｖｒｉｎｇのため、少なくともｔｅｆ　−５，
８２μθ後には送信ＦｉＦｏ型メモリ１１がＦｕｌｌと
なる。この時点で送信側はバス制御回路１２からのバス
褒得信号１６を止める。一方受信側は、−このＦｕｌｌ
の時点でバス２を獲得して、受信ＦｉＦｏ型メモリ２２
で受信したデータを上位に転送する。この間に、送信例
ではＦｉＦｏ型メモリ１１の残シがｊ−５ｂｙｔｅとな
ると再度バスの要求を行う。ここでｊ−３ｂｙｔｅの回
線への送信時間内には、上述した様に１受信側のバス使
用が中断（解放）されるためアングランが発生すること
は無い。また受信においても同様にオーバランの発生は
無イ。

本実施例によれば、送信／受信用の各ＦｉＦｏ型メモサ
メモリる残データ数ｊ、空エリア数ｋｌ用いて制御する
ため、事前にアングラン及びオーバランを防止でき、且
つ共通バスの使、用効率の向上の効果がある。

次に、本発明の第２の実施例を第３図、第４図により説
明する。本実施例はデータの受信を継続しつつ、且つフ
レームの種別判定処理を同時に処理し、更には上位装置
へのデータバスルートと通信制御装置内の専用バッファ
メモリへのデータバスルートの切換え制御全同期化する
ものである。

第５図において、２７は伝送路からデータを受信する受
信部、２８は受信部２７から得られるパラレルデータを
順次シフトするシフトレジスタ（少なくともｍｂｙｔθ
以上で且つ種別判定処理時間を考慮した段数に持つ。５
５は受信フレームが上位装置１用のフレームなのか、或
いは通信制御装置５０内で処理するフレームか全判定す
るコントロール部としての種別判定部、６４はＡＮＤ回
路、３５はデータバスのルート切換部、３６は装置３０
で用いる受信フレーム専用のバッファメモリである。な
お、種別判定部５３と受信部２７の構成についてはあと
で詳述する。

第４図は伝送路であるリングに流れるフレームの構成を
示している。フレームは（α）上位装置に転送して上位
が処理するフレームと、（ｂ）通信制御装置内で処理す
るフレームの２種類が存在する。フレームの構成は同図
に示すように、大きくは、フレームの種別全示すｍ　ｂ
ｙｔｓの種別フィールドと、ｎ　ｂｙｔｅの情報フィー
ルドに大別される。同図中、ＳＦＳは「５ｔａｒｔ　ｏ
ｆ　５ｅｑｕｅｎｃｅ　Ｊ　ｆ、Ｆｅ２は「Ｆｒａｍｅ
　Ｃｈｅｃｋ　５ｅｑｕｅｎｃｅ　Ｊ　ｆ、ＥＦＳは「
Ｅｎｄ　ｏｆＦｒａｍθＳｓｑ、ｕｅｎｃｅ　Ｊを示す
”フィールドである。

今、リングなどの伝送路からのフレームを受信部２ノが
受信すると、データをシリアルーツくラレル変換し、且
つデータの最初を示すスタート表示を付加してシフトレ
ジスタ２８に入力し、その後はスタート表示の付加を止
めて順次受信データを入力する。フレームの種別判定部
３５では、種別全表わすｍ　ｂｙｔｅのデータがシフト
レジスタ２８に入った時点でデータを参照／種別判定を
行う。その結果をルート切換え指令としてＡＮＤ回路５
４に出力する。その後、ＡＮＤ回路３４ではシフトレジ
スタ２８からスタート表示が出力されると、このスター
ト表示１　＋−リガとしてルート切換指令を切換え部３
５に出力して、上位装置１への転送ルート、或いは専用
バッファメモリ５６へのルートかを制御／決定する。こ
の様な本実施例の方法をとることにより、例えば上位転
送用フレームであっても、通信制御装置５０内のバッフ
ァの介在無しで、上位への転送を行うことが可能となる
。

一方、上述のフレームの最後の数バイトがシフトレジス
タ２８に存在している状態で、次のフレームが受信され
るという、連続フレーム受信について説明する。この連
続フレーム受信では、上記の様にシフトレジスタ２８内
に２つのフレームが存在する。この場合でも、次のフレ
ームに対する切換え指令は、前のフレーム転送中に実行
するが、次のフレームのスタート表示が出力されるまで
は、実際の切換部５５の制御はＡＮＤ回路３４により禁
止されているため、フレーム単位に同期したルート切換
え制御が可能となる。

本実施例によれば、受信フレームの上位転送が従来のよ
うにバッファメモリ介在無しで実現でき。

且つ、連続フレームの受信が実現できるため、スハープ
ットの向上を図れると共に、信頼性の高℃・通信が可能
となる。

続いて、本発明の他の実施例を第５図によシ説明する。

本実施例は、通信データ特有のバイト単位のデータと、
データ転送効率及びバス使用効率の向上等から増大して
いるバス幅とのインターフェイスを考慮したものである
。

第５図において、２７は受信部、２１は深さｍ。

データ長ｒＬ−４（バイト単位）の二次元構造を持つＦ
ｉＦｏ型メモサメモリ、かつ深さｍの１ビツトのＥＮＤ
ビットが設けられている。５７は分岐回路、３８はｎ’
ａ−４進カウンタ、５９はｎ−４バイト単位に更新する
フレーム長カウンタ、４０は合成部、２はルー４バイ）
　（５２ビツト）のシステムバス、１は上位装置である
。

伝送路からフレームを受信すると、受信部２７はバイト
単位にシリアル−パラレル変換し、分岐回路５７ヲ介し
てＦｉＦｏ型メモサメモリ２１９ヘデータる。この時、
分岐回路５７はル進カウンタ３８の値によって、順次バ
イト単位にアドレスされるＦｉＦｏ型メモツメモリ２１
力を制御する。この動作を最終フレームデータまで行い
、受信部２７が最終データを受信すると、後で説明する
ようにこの最終データに対応してＥＮＤビットをＦｉＦ
ｏ型メモリ２１′へ入力する。ここでル進カウンタ３８
はフレームの受信期間のみにおいて、バイト単位で更新
される。

一方、上位装置１は後に詳述するようにＦｉＦｏ型メモ
リ２１′がＮｏｔ　Ｅｍｐｔｙの状態である条件で、シ
ステムバス２を介してデータを転送（ＦｉＦｏ型メモツ
メモリ２１−ド）する。また、フレーム長カウンタ３９
は、　ＦｉＦｏ型メモリ２１′のリード単位の計数をＥ
ＮＤビット検出まで行う。ＥＮＤビットを検出すると、
合成部４０はフレーム長カウンタ値を上位ビット、ｎ進
カウンタ３Ｂヲ下位ビットとして合成し、バイト単位の
受信フレーム長とす。

本実施例によれば、回路構成の簡素化の効果がある。

（１）　　従来のシステムバス・インターフェイスを行
っていた制御部がが進のカウンタのみとなる。

（２）受信フレーム長カウンタのバイト計数部をル進カ
クンタと共用できる。

最近のハードウェアのゲートアレイ化から、上述の回路
構成の簡素化は、主にゲート量の多いラッチ系を考える
と、大きな効果となる。

第６図は上述してきた本発明の実施例全統合した実施例
を示す図である。同図において、先の実施例中の微香と
同一番号のものは同一物を示している。同図において、
リングなどの伝送路からのフレームを受信部２７が受信
すると、データをシリアルーバラレタに変換し、且つデ
ータの最初を示すスタート表示ビットと、最終フレーム
データを受信することによｊ２ＥＮＤビットを付加する
。

そのため、シフトレジスタ２８′にはスタート表示ビッ
トのみならず、ＥＮＤビット対応部が設けられている。

切換回路３５では、第６図の実施例同様、ＡＮＤ回路５
４からの切換指令に応じて、専用バッファ５６に通信制
御装置内で処理するフレームが、分岐回路５７には上位
装置に転送して上位が処理するフレームが送出される。

分岐回路３７で１・ま第５図の実施例同様、例えばバイ
ト単位のパラレルデータがルバイトのバスと同一のデー
タ長に変換され、二次元配列の受信ＦｉＦｏ　２１に入
力される。その後の処理は第５図の実施例と同様である
。

続いて１本実施例におけるバス制御回路１２．２２゜受
信部２７、種別判定手段３３の構成について詳述する。

これらの回路は先の実施例でも同様の構成をと＃）５る
。

第８図（ａ）に送信側のバス制御回路の構成を、第８図
（ｂ）に受信側のバス制御回路の構成を示す。これらの
図では、主に共通バス２に対するバス占有要求信号ｉ６
　、２６に対応するバスＲＥＱＴ　、Ｈの制御について
示す。

第８図（α）に示す様に、送信側の構成は、送信ＦｉＦ
ｏ型メモ型埋モリデータ格納位置及びその格納状態全制
御するポインタ制御回路１５から得られるＦｉＦｏ型メ
モリ１１内に残っているデータの数全示す残データと残
データ数ｊ保持手段の出力とを比較回路８２からの出力
でバス、ＲＥＱＴ信号全生成する信号生成回路８６とか
ら成る。

ここで、信号生成回路８３は、比較回路８２かもの設定
残データ数ｊとの一致信号（−ｊ）と、ポインタ制御回
路１６からの送信ＦｉＦｏ型メモ型埋モリ）’ｕｌｌ信
号とによシ、共通バス２に対する要求信号バス−ＲＥＱ
Ｔを以下の様に生成する。

すなわち、共通バス２に使用（占有）して送信）’ｉＦ
ｏ型メモリ１１にデータを格納し、ＦｉＦｏ型メモサメ
モリ１１ｌ　ｌになると、このＦｕｌｌ信号により信号
生成回路８３から出力するバスーＲＥＱＴ全リセットし
て共通バス２占有を中断／解放する。

一方、バス占有の再開であるバス−ＲＥＱＴの再出力は
送信ｐｉｌ；”ｏ型メモリ１１中の残データ数ｊとなっ
たことで行う。このｊは先に述べたように受信側のバス
占有時間と共通バス２アービトレーシ讐ン時間を吸収可
能な値とする。

また、第８図（ｂ）に示した受信例のバス制御回路２２
の構成は、以下の点を除いて、第８図（α）の送信側構
成と同様である。

すなわち、送信側では、アンダラン防止のため、共通バ
ス使用２再開は、ＦｉＦｏ型メモリ１１内の残データ数
−を検出していたが、受信の場合には、逆にオーバラン
防止のため、受信ＦｉＦｏ型メモサメモリ２１′内リア
数に’）検出する。また、共通バス２の中断条件として
は、送信のＦｕｌｌに対して、受信ＦｉＦｏ型メモリ２
１′のＥｍｐｔｙ信号で行う。これらの拘成？用いるこ
とによシを二重通信時のバス競合を制御し、且つアンダ
ラン及びオーバランを防止することができ、る。

次に、受信部２７の具体例を第７図を用いて説明する。

第４図に示した様に、リングなどの伝送路を流れるフレ
ームは、少なくともＳＦＳフィールドとＥＦＳフィール
ドで囲まれた間のデータを受信対象とする。一方、対象
データには、（すＡＣフィールドから情報フィールドま
でのデータ’　＊　（２）　Ａ　ＣフィールドからＦＣ
Ｓフィールドまでのデータ２の２つに大別できる。ここ
で、ＡＣは「ＡｏａｓｓａＣｏｎｔｒｏｌ　Ｊの略であ
る。又、先に説明しなかった第４図のＳＤ、ＥＤ、ＦＳ
はそれぞれ、「Ｓｔ＆ｒｔｉｎｇＤｅｌｉｍｉｔｅｒ　
Ｊ　　、　「Ｅｎｄｉｎｇ　Ｄｅｌｉｍｉｔｓｒ　Ｊ　
　　「Ｆｒａｍｅ　５ｔａｔｕｓ＋　Ｊの略である。

この様な、フレーム・データの連続受信を行うためには
、第７図に一例全示した受信部２７によって、フレーム
のスタート／エンドを区別する必要がある。

第７図において、（１）受信データからＳＤＤ出回路７
２がＳＤフィールドを検出した場合にはシック２８′へ
のスタートビットをＯＮにし、　（ＩＩ）　Ｅ　Ｄ検出
回路７１がＥＤフィールドを検出した場合には、エンド
ビットをシフタ２８′に表示し、（ｆｉｌ）また、検出
回路７２がＳＤ検検出釦ノイズなどにょシＥＤを消失し
て、その後再度ＳＤが検出された場合には、現在受信中
のデータの最後データ（次のＳＤの前データ）Ｋエンド
ビットを表示し、且つスタートビットを表示するため情
で詳述するＥＤＤ失検出回路７４を付加する。ここで、
エンド／スタートビットとシック２８′内に大刀するデ
ータはＳ／Ｐ（シリアル／パラレル）変換回路７５で変
換する。

これらの信号は以下の様に同期する。

（す、スタートビットは、ＳＤフィールドの次のＡＣフ
ィールドに同期、 （２）、エンドビットは、ＥＤフィールドの前のデータ
に同期する。

なお、上述した様に、受信するデータには、（α）ＡＣ
フィールドから情報フィールドまでのデータ１と、　（
ｂ）　Ａ　ＣフィールドからＦＣＳフィールドまでのデ
ータ２の２つがあシ、従ってエンドビットとデータとの
同期は、次の様に選択部７６への切換信号αによって制
御する。すなわち、データ１の場合には接点Ｘを選択し
、又データ２の場合には接点ｙを選択する。

なお、上述したＥＤＤ失検出回路７４は、以下の場合に
有効となる。例えば、ノイズ等によ＃）ＥＤを消失した
場合には、フレームの最終データが検出不可となり、次
のフレームとの区別が不可となる。このため、ＥＤＤ失
検出回路７４では、ＳＤが連続してきた場合には、ＥＤ
消失として現在受信中のフレーム全強制的に終了させる
。ＥＤＤ出回路７１．ＳＤＤ出回路７２．ＥＤＤ失検出
回路７４の構成は、当業者にとって自明であるので省略
する。

第９図に、第６図に示した本装置全体のコントロール部
として位置付けられる種別判定手段３３の処理フローに
ついて示す。すなわち、種別判定手段５３は一般にはマ
イクロプロセッサ等の処理装置が用いられ、以下の如く
、処理／指示等の制御２行なう。種別利足回路３６は、
第９図に示す様に残データ数ｊ及び空エリア数に等の初
期設定を行った後、切換信号αの設定を行ない、装置の
起動を行う。その後、種別判定回路５５はシフタ２８の
スタートビットの有無の検出を行ってデータ受信の開始
を知シ、種別が判定できるバイト数分をシック２８′を
介したデータのリードを行うことで、受信フレームの種
別を判定する。その結果、上位への転送フレームであれ
ば上位（受信ＦｉＦｏ型メモＩ）　２１’　）の選択信
号を、また装置内処理フレームであれば装置内専用バッ
ファメモリ６６への選択信号を田力する。この時、実際
の切換回路３５への信号は、シフタ２８′からのスター
トビットに同期して行う。

本実施例によればを二重通信制御を、共通のシステムバ
ス構成全実現するためのバス競合制御が可能となり、又
データ受信時におけるリングなどの伝送路から上位への
データ転送のスルーブト向上を７レームパツフアの介在
なしに実現することができ、更に又、通信路が扱うバイ
トバウンダリのデータ系列と、上位ＣＰｔＪ等のシステ
ムバスのルバイト単位の整合を極めて簡単に行うことが
可能となる。

【図面の簡単な説明】

第１図（α）は本発明の一実施例の回路構成図、第１図
（１））は本発明の適用例を示す構成図、第２図（α］
。 （ｂ）は第１図（α）の実施例の制御の説明図、第３図
は本発明の第２の実施例を示す図、第４図は本発明にお
けるデータのフレーム構成の一例を示す図、第５図は本
発明の他の第３の実施例を示すブロック図、第６図は本
発明の他の実施例を示す図、第７図は本発明の実施例に
おける要部の一実施例を示す図、第８図（α）　＃　（
ｂ）は本発明の実施例における他の要部の一実施例を示
す図、第９図は本発明の実施例における要部の動作を示
す７０−チャートである。 １・・・上位部、２・・・共通バス、１０・・・送信部
、１１・・°送信ＦｉＦｏ型メモリ、１２・・・バス制
御回路、１３・・・ポインタ制御回路、１４・・・送信
回路、２ｏ・・・受信部、２１　、２１’・・・受信Ｆ
ｉＦｏ型メモリ、２２・・・バス制御回路、２５・・・
ポインタ制御回路、２４・・・受信回路、２７・・・受
信部。 晃／圀（２５） 第２区 （久） （５ｎ５便用） （ａ？’）ＳｐｆｆＫ） Ｃ５ｎｓ隼床） （ｂ） （５／？５羨ＦＰ′１） （５ル：３解級） （５ｎ５幹） 懇４ 日 晃７国 第 目 （ｂ） 第６目 ／ｌ イム０１％ イブ言り之ξ」ン（艷ｒ 第９区

Claims (1)

1. 【特許請求の範囲】 １、送信或いは受信データを記憶／管理する上位装置と
   、該上位装置と伝送媒体との間に位置する送信部と受信
   部と、該上位装置と該送／受信部とを共通バスで接続し
   、該上位装置からの送信データを該送信部内の送信Ｆｉ
   Ｆｏ型メモリを介して伝送路に送信し、該伝送路からの
   受信データを該受信部内の受信ＦｉＦｏ型メモリを介し
   て該上位装置に転送する通信制御装置において、該送信
   ＦｉＦｏ型メモリ内の残データ量ｊを検出する手段と、
   該残データ量ｊの検出によって該共通バスの獲得要求を
   行う手段と、該送信ＦｉＦｏ型メモリが満杯（Ｆｕｌｌ
   ）となった場合には該共通バスを解放する手段と、該受
   信ＦｉＦｏ型メモリ内の空データエリア量にを検出する
   手段と、該空データエリア量にの検出によって該共通バ
   スの獲得要求を行う手段と、該受信ＦｉＦｏ型メモリが
   空（Ｅｍｐｔｙ）となった場合には該共通バスを解放す
   る手段と、該残データ量ｊと該空データエリア量ｋを低
   音に設定できる手段とを備えたことを特徴とする通信制
   御方式。 前記残データ量ｊは、少なくとも前記受信ＦｉＦｏ型メ
   モリが空（Ｅｍｐｔｙ）となり、且つ共通バスが解放さ
   れる期間に、少なくとも送信ＦｉＦｏ型メモリが空（Ｅ
   ｍｐｔｙ）とならない値とし、前記空データエリア量ｋ
   は、少なくとも該送信ＦｉＦｏ型メモリが満杯（Ｆｕｌ
   ｌ）となり、且つ共通バスが解放される期間に、少なく
   とも受信ＦｉＦｏ型メモリが満杯（Ｆｕｌｌ）とならな
   い値を取ることを特徴とする請求項１記載の通信制御方
   式。 ３、伝送路からのデータをフレーム単位で処理し、且つ
   上位装置とのデータ転送を行う通信制御装置において、
   該伝送路上のシリアルデータを任意ビット長のパラレル
   データに変換する手段と該フレームの最初のパラレルデ
   ータを検出／表示するスタート表示手段を持つ受信部と
   、該受信部から得られるデータと該データに対応したス
   タート表示信号を順次シフトする低音段数のシフトレジ
   スタ部と、該シフトレジスタに格納されたデータ列から
   該受信フレームの種別を判断する種別判定手段と、該種
   別判定手段からの判定結果と前記シフトレジスタ出力の
   スタート表示とのＡＮＤ条件で、前記シフトレジスタ出
   力を第１或いは第２のルートの何れか一方を選択／制御
   する手段を備えたことを特徴とする通信制御装置。 ４、前記シフトレジスタの段数は、少なくとも前記フレ
   ームの種別を表わすデータ数と前記種別判定処理時間に
   受信されるデータ数の和の数より大きい段数とすること
   を特徴とする請求項３記載の通信制御装置。 ５、受信データを記憶／管理する上位装置と伝送媒体と
   の間に位置し、該伝送媒体上のシリアルデータをパート
   単体のパラレルデータに変換する受信部を持つ通信制御
   装置において、該上位装置と該通信制御装置を接続する
   ｎバイトのバスと同一のデータ長ｎと深さｍを持つ二次
   元配列のＦｉＦｏ型メモリと、該受信部からのバイト単
   位のデータを該ＦｉＦｏ型メモリのｎ入力のアドレス制
   御を行う第１のｎ進カウンタと、最終データ受信を検出
   ／表示する手段と、該最終データ表示を該ＦｉＦｏ型メ
   モリ内の最終データと対応する手段と、ｎパート単位に
   更新する第２のカウンタと、該第２のカウンタ値を上位
   に、該第１のカウンタ値を下位に整合する手段を備えた
   ことを特徴とする通信制御装置。 ６、送信或いは受信データを記憶／管理する上位装置と
   、該上位装置と伝送路との間に位置する送信部ならびに
   受信部と、前記上位装置と該送／受信部とを接続するｎ
   バイトの共通バスからなり、少なくとも前記伝送路から
   の受信データを前記受信部を介して前記上位装置に転送
   する通信制副装置において、 前記受信部が、前記伝送路上のシリアルデータを所定バ
   イト単位のパラレルデータに変換する手段と、 前記ｎバイトのバスと同一のデータ長ｎと深さｍを持つ
   二次元配列の受信ＦｉＦｏ型メモリと、該受信ＦｉＦｏ
   型メモリ内の空データエリア量ｋを検出する手段と、 該空データエリア量ｋの検出によって前記共通バスの獲
   得要求を行う手段と、 前記受信ＦｉＦｏ型メモリが空（Ｅｍｐｔｙ）となった
   場合には前記共通バスを解放する手段と、前記空データ
   エリア量ｋを任意設定する手段とを有することを特徴と
   する通信制御装置。 ７、前記受信部がさらに、前記シリアル／パラレルデー
   タ変換手段からのパラレルデータを受け、受信フレーム
   の最初のパラレルデータを検出してスタート表示信号を
   出力する手段と、該スタート表示信号と対応する前記パ
   ラレルデータを受け、順次シフトする任意段数のシフタ
   部と、該シフタ部に格納されたデータ列から当該受信フ
   レームの種別を判断する種別判定手段と、該種別判定手
   段の出力に応じて前記上位装置への転送又は前記受信部
   内蓄積の２つのルートを選択する手段とを有することを
   特徴とする請求項６記載の通信制御装置。 ８、前記シフタ部の段数は、少なくとも前記受信フレー
   ムの種別を表わすデータ数と前記種別判定処理時間に受
   信されるデータ数の和の数より大きい段数とすることを
   特徴とする請求項７記載の通信制御装置。 ９、前記受信部がさらに、前記受信ＦｉＦｏ型メモリの
   ｎ入力のアドレス制御を行う第１のｎ値カウンタと、最
   終データ受信を検出してエンド表示信号を出力する手段
   と、該エンド表示信号を前記受信ＦｉＦｏ型メモリ内の
   最終データと対応する手段と、ｎバイト単位に更新する
   第２のカウンタ手段と、該第２のカウンタ手段のカウン
   ト値を上位に、該第１のカウンタのカウント値を下位に
   整合して出力する手段とを有することを特徴とする請求
   項６記載の通信制御装置。 １０、前記送信部は前記上位装置からの送信データを蓄
   積する送信ＦｉＦｏ型メモリと、該送信ＦｉＦｏ型メモ
   リ内の残データ量ｊを検出する手段と、該残データ量ｊ
   の検出によって前記共通バスの獲得要求を行なう手段と
   、前記送信ＦｉＦｏ型メモリが満杯（Ｆｕｌｌ）となっ
   た場合には前記共通バスを解放する手段と、前記残デー
   タ量ｊを任意設定する手段を有する請求項６記載の通信
   制御装置。 １１、前記残データ量ｊは、少なくとも前記受信ＦｉＦ
   ｏ型メモリが空（Ｅｍｐｔｙ）となり、且つ前記共通バ
   スが解放される期間に、少なくとも送信ＦｉＦｏ型メモ
   リが空（Ｅｍｐｔｙ）とならない値とすることを特徴と
   する請求項１０記載の通信制御装置。 １２、前記空データエリア量には、少なくとも前記Ｆｉ
   Ｆｏ型メモリが満杯（Ｆｕｌｌ）となり、且つ前記共通
   バスが解放される期間に、少なくとも前記受信ＦｉＦｏ
   型メモリが満杯（Ｆｕｌｌ）とならない値を取ることを
   特徴とする請求項１０記載の通信制御装置。