JPH02166934A - フレーム位相同期回路 - Google Patents
フレーム位相同期回路Info
- Publication number
- JPH02166934A JPH02166934A JP63320675A JP32067588A JPH02166934A JP H02166934 A JPH02166934 A JP H02166934A JP 63320675 A JP63320675 A JP 63320675A JP 32067588 A JP32067588 A JP 32067588A JP H02166934 A JPH02166934 A JP H02166934A
- Authority
- JP
- Japan
- Prior art keywords
- frame
- circuit
- input
- input signal
- phase
- Prior art date
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- Granted
Links
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 abstract description 4
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 abstract description 4
- 230000007257 malfunction Effects 0.000 abstract description 4
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 abstract description 3
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 abstract description 3
- 101100082028 Arabidopsis thaliana PLL2 gene Proteins 0.000 abstract 1
- 229920000729 poly(L-lysine) polymer Polymers 0.000 description 14
- 238000001514 detection method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 101100328957 Caenorhabditis elegans clk-1 gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は複数種類のフレームの位相を同期させるフレー
ム位相同期回路に係り、特に電源投入時および入力信号
断回復時にフレーム間の位相を最適にできるフレーム位
相同期回路に関する。
ム位相同期回路に係り、特に電源投入時および入力信号
断回復時にフレーム間の位相を最適にできるフレーム位
相同期回路に関する。
［従来の技術］
従来のフレーム位相同期回路は特開昭５７−１６８５４
９号公報に記載のようなディジタル同期回路があるが、
電源投入時および入力信号断回復時に入力したフレーム
とＰＬＬの出力クロックから作成したフレームの位相関
係が不定となっていた。
９号公報に記載のようなディジタル同期回路があるが、
電源投入時および入力信号断回復時に入力したフレーム
とＰＬＬの出力クロックから作成したフレームの位相関
係が不定となっていた。
［発明が解決しようとする課Ｍ］
上記従来技術は電源投入時および入力信号断回復時にお
けるフレーム間の位相が不定になるという点について配
慮がされておらず、ＰＬＬが正常であるにもかかわらず
フレーム同期はずれを発生するという問題があり、この
同期はずれがＮ個のＰＬＬを搭載すればＮ倍発生しやす
くなる問題があった。
けるフレーム間の位相が不定になるという点について配
慮がされておらず、ＰＬＬが正常であるにもかかわらず
フレーム同期はずれを発生するという問題があり、この
同期はずれがＮ個のＰＬＬを搭載すればＮ倍発生しやす
くなる問題があった。
本発明の目的は電源投入時および入力信号断回復時にフ
レーム間の位相関係を最適に設定することにより１回路
が正常時にもかかわらずフレーム同期はずれを招くのを
防止できるフレーム位相同期回路を提供することにある
。
レーム間の位相関係を最適に設定することにより１回路
が正常時にもかかわらずフレーム同期はずれを招くのを
防止できるフレーム位相同期回路を提供することにある
。
［課題を解決するための手段］
上記目的は、位相誤差規格のウィンドウを作るウィンド
ウ作成回路と、入力したフレームと上記ウィンドウとを
比較する位相比較回路とよりなるフレーム位相同期回路
において、電源投入時および入力信号断回復時に上記ウ
ィンドウ作成回路内のカウンタのロード信号をＰＬＬ出
力クロックより作成したフレームから入力フレームに切
り替えるセレクタ回路を設けたフレーム位相同期回路に
より達成される。
ウ作成回路と、入力したフレームと上記ウィンドウとを
比較する位相比較回路とよりなるフレーム位相同期回路
において、電源投入時および入力信号断回復時に上記ウ
ィンドウ作成回路内のカウンタのロード信号をＰＬＬ出
力クロックより作成したフレームから入力フレームに切
り替えるセレクタ回路を設けたフレーム位相同期回路に
より達成される。
［作用］
上記フレーム位相同期回路は、電源投入時および入力信
号断回復時に上記セレクタ回路がないとウィンドウ作成
回路内のカウンタの初期値が不定であるため人力クロッ
クより作成したフレームとＰＬＬ出力クロックより作成
したフレーム（またはウィンドウマスク）との位相関係
が不定であってＰＬＬのドリフト変動によりフレーム位
相同期はずれを招くのに対して、電源投入時および入力
信号断回復時に上記セレクタ回路がＰＬＬ出力クロック
より作成したフレームから入力クロックより作成したフ
レームに切り替え、それによってウィンドウ作成回路内
のカウンタがロードされるので、入力クロックより作成
したフレームとＰＬＬ出力クロックより作成したフレー
ムとの位相を合わせることができ、従って運用中にフレ
ーム位相同期はずれが発生するのを防止できる。
号断回復時に上記セレクタ回路がないとウィンドウ作成
回路内のカウンタの初期値が不定であるため人力クロッ
クより作成したフレームとＰＬＬ出力クロックより作成
したフレーム（またはウィンドウマスク）との位相関係
が不定であってＰＬＬのドリフト変動によりフレーム位
相同期はずれを招くのに対して、電源投入時および入力
信号断回復時に上記セレクタ回路がＰＬＬ出力クロック
より作成したフレームから入力クロックより作成したフ
レームに切り替え、それによってウィンドウ作成回路内
のカウンタがロードされるので、入力クロックより作成
したフレームとＰＬＬ出力クロックより作成したフレー
ムとの位相を合わせることができ、従って運用中にフレ
ーム位相同期はずれが発生するのを防止できる。
［実施例］
以下に本発明の一実施例を第１図および第２図により説
明する。
明する。
第１図は本発明によるフレーム位相同期回路の一実施例
を示すブロック図である。第１図において、１はフレー
ム作成回路、２はＰＬＬ、３はフレーム位相同期回路、
４はゲート、５はセレクタ回路、６はＷＩＮＤ（ウィン
ドウ〕作成回路、７はカウンタ、８はＷＩＮＤにウィン
ドウ）マスク波形、９は位相比較回路、１ｏはＲＥＳＥ
Ｔ （リセット）信号、ＣＬＫＩは入力クロック、ＣＬ
Ｋ２は出力クロック、ＦＰＩは入力フレーム、ＦＰ２は
出力フレーム、ＦＯＲはパワーオンリセット信号、ＲＦ
Ｃは入力信号断検出信号である。
を示すブロック図である。第１図において、１はフレー
ム作成回路、２はＰＬＬ、３はフレーム位相同期回路、
４はゲート、５はセレクタ回路、６はＷＩＮＤ（ウィン
ドウ〕作成回路、７はカウンタ、８はＷＩＮＤにウィン
ドウ）マスク波形、９は位相比較回路、１ｏはＲＥＳＥ
Ｔ （リセット）信号、ＣＬＫＩは入力クロック、ＣＬ
Ｋ２は出力クロック、ＦＰＩは入力フレーム、ＦＰ２は
出力フレーム、ＦＯＲはパワーオンリセット信号、ＲＦ
Ｃは入力信号断検出信号である。
第１図の入力クロ２りＣＬ Ｋ １からフレーム作成回
路１により入力フレームＦＰＩを作る。入力クロックＣ
ＬＫＩを入力するＰＬＬ２の出力クロックＣＬＫ２から
ＷＩＮＤ作成回路６のカウンタ７により出力フレームＦ
Ｐ２を作る。またカウンタ７の各出力からフレーム間の
位相差を監視する位相誤差規格のＷＩＮＤ（波形）８を
作る。ＷＩＮＤ８と入力フレームＦＰＩを位相比較回路
９により比較し、フレーム間の位相差が規格を割ってい
ればＲＥＳＥＴ信号１０をセレクタ回路５に送る。定常
時にはセレクタ回路５はＲＥＳＥＴ信号１０を選ぶ、こ
れにより定常時にフレーム間の位相差が規格を割った場
合には、セレクタ回路５の出力であるＲＥＳＥＴ信号に
よりカウンタ７が再ロードされる。またフレーム間の位
相差が規格内であれば、ＲＥＳＥＴ信号１０が来ないた
めカウンタ７は自走する。本発明により電源投入時およ
び入力信号断回復時には、セレクタ回路５はパワーオン
リセット信号ＦＯＲおよび入力信号断検出信号ＲＥＣの
入力により入力フレームＦＰＩを選ぶ。
路１により入力フレームＦＰＩを作る。入力クロックＣ
ＬＫＩを入力するＰＬＬ２の出力クロックＣＬＫ２から
ＷＩＮＤ作成回路６のカウンタ７により出力フレームＦ
Ｐ２を作る。またカウンタ７の各出力からフレーム間の
位相差を監視する位相誤差規格のＷＩＮＤ（波形）８を
作る。ＷＩＮＤ８と入力フレームＦＰＩを位相比較回路
９により比較し、フレーム間の位相差が規格を割ってい
ればＲＥＳＥＴ信号１０をセレクタ回路５に送る。定常
時にはセレクタ回路５はＲＥＳＥＴ信号１０を選ぶ、こ
れにより定常時にフレーム間の位相差が規格を割った場
合には、セレクタ回路５の出力であるＲＥＳＥＴ信号に
よりカウンタ７が再ロードされる。またフレーム間の位
相差が規格内であれば、ＲＥＳＥＴ信号１０が来ないた
めカウンタ７は自走する。本発明により電源投入時およ
び入力信号断回復時には、セレクタ回路５はパワーオン
リセット信号ＦＯＲおよび入力信号断検出信号ＲＥＣの
入力により入力フレームＦＰＩを選ぶ。
第２図は第１図の動作を示すＷＩＮＤマスクおよび入力
フレームＦＰＩのタイムチャートである。
フレームＦＰＩのタイムチャートである。
まず第１図のセレクタ回路５のない従来例の回路では、
電源投入時および入力信号断回復時にＷＩＮＤ作成回Ｊ
Ｉ６のカウンタ７の初期値が不定であるため、入力クロ
ックＣＬＫＩから作成したフレームＦＰＩとＰＬＬ出力
クロりクＣＬＫ２から作成したフレームＦＰ２ （また
はＷＩＮＤマスク８）との位相関係が不定である。ここ
で第２図のＷＩＮＤ８と入力フレームＦＰＩの位相関係
がケース■のように最適位相になるのは確率的に少ない
。
電源投入時および入力信号断回復時にＷＩＮＤ作成回Ｊ
Ｉ６のカウンタ７の初期値が不定であるため、入力クロ
ックＣＬＫＩから作成したフレームＦＰＩとＰＬＬ出力
クロりクＣＬＫ２から作成したフレームＦＰ２ （また
はＷＩＮＤマスク８）との位相関係が不定である。ここ
で第２図のＷＩＮＤ８と入力フレームＦＰＩの位相関係
がケース■のように最適位相になるのは確率的に少ない
。
ケース■のように入力フレームＦＰＩがＷＩＮＤマスク
８に入っていない場合には、カウンタ７が再ロードされ
てケース■に状態となり、ＰＬＬ２が正常であればフレ
ーム同期もはずれることはない。この動作は電源投入後
に直ちに完了するので問題にはならない、ケース■のよ
うに入力フレームＦＰＩがＷＩＮＤマスク８に入ってい
る場合には、ＷＩＮＤマスクＢ内にあるのでそのまま動
作するが位相余裕が小さい、したがって温度変化や電源
変動によるＰＬＬ２のドリフト変動により（規格内のド
リフト変動でも）、入力フレームＦＰ１がＷＩＮＤマス
ク８からはずれて、フレーム位相同期はずれを招く。こ
の発生時期は不定であり、運用中であれば装置全体で符
号誤りなどの誤動作を発生する。これに対してセレクタ
回路５を設けた本実施例の回路では、ｆＩ！源投大投入
時び入力信号断回復時にセレクタ回路５が入力クロック
ＣＬＫ１から作成したフレームＦＰＩを選択し、これに
よりＷＩＮＤ作成回路６のカウンタ７がロードされるの
で、入力クロックＣＬＫＩから作成したフレームＦＰＩ
とＰＬＬ出力クロりクＣＬＫ２から作成したフレームＦ
Ｐ２の位相を合わせることができる。このように電源投
入時および入力信号断回復時にもカウンタ７の出力が不
定とならずに、第２図のケース■の状態になるのを防止
でき、したがって運用中にフレーム位相同期がはずれて
装置全体で符号誤りなどの誤動作を発生するのを防止で
きる。
８に入っていない場合には、カウンタ７が再ロードされ
てケース■に状態となり、ＰＬＬ２が正常であればフレ
ーム同期もはずれることはない。この動作は電源投入後
に直ちに完了するので問題にはならない、ケース■のよ
うに入力フレームＦＰＩがＷＩＮＤマスク８に入ってい
る場合には、ＷＩＮＤマスクＢ内にあるのでそのまま動
作するが位相余裕が小さい、したがって温度変化や電源
変動によるＰＬＬ２のドリフト変動により（規格内のド
リフト変動でも）、入力フレームＦＰ１がＷＩＮＤマス
ク８からはずれて、フレーム位相同期はずれを招く。こ
の発生時期は不定であり、運用中であれば装置全体で符
号誤りなどの誤動作を発生する。これに対してセレクタ
回路５を設けた本実施例の回路では、ｆＩ！源投大投入
時び入力信号断回復時にセレクタ回路５が入力クロック
ＣＬＫ１から作成したフレームＦＰＩを選択し、これに
よりＷＩＮＤ作成回路６のカウンタ７がロードされるの
で、入力クロックＣＬＫＩから作成したフレームＦＰＩ
とＰＬＬ出力クロりクＣＬＫ２から作成したフレームＦ
Ｐ２の位相を合わせることができる。このように電源投
入時および入力信号断回復時にもカウンタ７の出力が不
定とならずに、第２図のケース■の状態になるのを防止
でき、したがって運用中にフレーム位相同期がはずれて
装置全体で符号誤りなどの誤動作を発生するのを防止で
きる。
［発明の効果コ
本発明によれば、電源投入時および入力信号断回復時に
フレーム間の位相を最適に設定できるので、運用中に装
置全体で符号誤りなどの誤動作を発生するのを防止でき
る効果がある。
フレーム間の位相を最適に設定できるので、運用中に装
置全体で符号誤りなどの誤動作を発生するのを防止でき
る効果がある。
第１［ｉ！ｌは本発明によるフレーム位相同期回路の一
実施例を示すブロック図、第２図は第１図の動作を示す
タイムチャートである。 １・・・フレーム作成回路、２・・・Ｐ Ｌ Ｌ、３・
・・フレーム位相同期回路、４・・・ゲート、５・・・
セレクタ回路、６・・・ＷＩＮＤ（ウィンドウ）作成回
路、７・・・カウンタ、８・・・ＷＩＮＤ波形、９・・
・位相比較回路、１０・・・ＲＥＳＥＴ信号。
実施例を示すブロック図、第２図は第１図の動作を示す
タイムチャートである。 １・・・フレーム作成回路、２・・・Ｐ Ｌ Ｌ、３・
・・フレーム位相同期回路、４・・・ゲート、５・・・
セレクタ回路、６・・・ＷＩＮＤ（ウィンドウ）作成回
路、７・・・カウンタ、８・・・ＷＩＮＤ波形、９・・
・位相比較回路、１０・・・ＲＥＳＥＴ信号。
Claims (1)
- １、位相誤差規格のウィンドウを作るウィンドウ作成回
路と、入力したフレームと上記ウィンドウとを比較する
位相比較回路とよりなるフレーム位相同期回路において
、電源投入時および入力信号断回復時に上記ウィンドウ
作成回路のロード信号をＰＬＬ出力クロックより作成し
たフレームから入力したフレームに切り替えるセレクタ
回路を設けたことを特徴とするフレーム位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63320675A JPH0817358B2 (ja) | 1988-12-21 | 1988-12-21 | フレーム位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63320675A JPH0817358B2 (ja) | 1988-12-21 | 1988-12-21 | フレーム位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02166934A true JPH02166934A (ja) | 1990-06-27 |
| JPH0817358B2 JPH0817358B2 (ja) | 1996-02-21 |
Family
ID=18124077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63320675A Expired - Lifetime JPH0817358B2 (ja) | 1988-12-21 | 1988-12-21 | フレーム位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817358B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202873A (ja) * | 1993-12-14 | 1995-08-04 | Korea Electron Telecommun | データ及びクロック復元回路 |
-
1988
- 1988-12-21 JP JP63320675A patent/JPH0817358B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202873A (ja) * | 1993-12-14 | 1995-08-04 | Korea Electron Telecommun | データ及びクロック復元回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0817358B2 (ja) | 1996-02-21 |
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