JPH02166697A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH02166697A JPH02166697A JP63320653A JP32065388A JPH02166697A JP H02166697 A JPH02166697 A JP H02166697A JP 63320653 A JP63320653 A JP 63320653A JP 32065388 A JP32065388 A JP 32065388A JP H02166697 A JPH02166697 A JP H02166697A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
この発明は、半導体集積回路装置に関するもので、例え
ば、ＥｅＬ（エミッタ・カップルド・ロジック）インタ
フェースのバイポーラ・ＣＭＯＳ型ＲＡＭ（ランダム・
アクセス・メモリ）を基本構成とする論理機能付メモリ
等に利用して特に有効な技術に関するものである。 〔従来技術〕 高速なコンピュータ・システムを構成する場合、一般的
に、中央処理装置（ＣＰＵ）とメモリ装置間の信号のや
りとりは、ＥＣＬレベルの信号が用いられる。ＥＣＬレ
ベルの信号は、その信号振幅が０．８ｖの様な微少振幅
であるため、論理ハイレベル（又ハｌｋ ３１ ｏ−レ
ベル）カラｉ％ｆｋ理ローレベル（又は論理ハイレベル
）への変化が短時間に変更可能である。 上記の高速なコンピュータ・システムに使用される高速
な半導体メモリ装置として、バイポーラ型スタティック
ＲＡＭ（又はＥＣＬ ＲＡＭ）が知られ曵いている。 このバイポーラ・ＲＡＭはノくイボーラ・トランジスタ
で構成されたメモリセル及び周辺回路を持ち、そして、
入力／出力インタフェースがＥＣＬレベルの信号とされ
る。 この様なバイポーラ型スタティックＲＡＭのメモリセル
へデータを高速に書き込むため、外部から供給されるＨ
ＣＬレベルのアドレス信号及び書込制御信号ＷＥをラッ
チするラッチ回路と、ラッチされた書込み制御信号ＷＥ
に基づいて内部書込みパルスを形成する信号形成回路を
有するバイボークスタティック型ＲＡＭが日本国 公開
特許公報６２−２５０５８３に示されている。 最近、バイボー２・トランジスタとＣＭＯＳ（相補型Ｍ
Ｏ８）回路とを組合せて構成された半導体メモリ装置が
さかんに開発されている。米国特許第４，７１３，７９
６は、バイボー２゛・トランジスタと０Ｍ０８回路とに
よって構成されたスタティック型ＲＡＭを示している。 狭止ら”１３ｎｓ。 ５００ｍＷ、６４−ｋｂｉｔ ＥＣＬ ＲＡＭユ−
ジンク ハイ−バイシーモス テクノロジー（アイ・イ
ー・イー・イー ジャーナル オブ ソリッド−ステイ
ト サーキット、ポル、ニスシー２１゜ナンバー５．オ
クト−バー１９８６ ｐｐｓｓｘ−ｐｐ６８５）１３
ｎｓ、 ５００ｍＷ、６４−ｋｂｉ ｔＥＣＬ Ｒ
ＡＭ Ｕ８ＩＮＧ Ｈｉ−ＢｉＣＭＯ８Ｔ６ｃｈｎ
ｏｌｏｇｙ”（ＩＥＥＥ Ｊｏｕｒｎａｌ ０ＦＳ
ＯＬＩＤ−８ＴＡＴＥ ｃｉｒｃｕｉｔｓ、ＶＯＬ
８Ｃ−２１，Ｎ１５，０ｃｔｏｂｅｒ １９８６
ｐｐ６８１−６８５ ）は、ＥＣＬ Ｉ１０信号イン
ターフェイスのバイポーラＣＭ ＯＳスタティック型Ｒ
ＡＭを示している。また、橘用゛アン エクスベリメン
タル１−Ｍビット バイシーモス デイ−ラム”（アイ
・イー・イー・イー ジャーナル オブソリッドーステ
イト サーキット、ポル、ニスシー２２．ナンバー５．
オクト−パー１９８７ｐｐ６５７−Ｉ）ｐ６６１ ）Ａ
ｎ Ｅ ｘ ｐ ｅ ｒ ｉ ｍ ｅ ｎ ｔ ａ
１ １Ｍｂｉｔ ＢｉＣＭＯ８ＤＲＡＭ″（ＩＥＥＥ
ＪｏｕｒｎａｌＯＦ ５ＯＬＩＤ−８ｔａｔｅ Ｃ
ＩＲＣＵＩＴＳ、ＶＯＬＳＧ−２２，電５，０ｃｔｏｂ
ｅｒ １９８７ ｐｐ６５７−６６１）は、バイポ
ーラと０ＭＯ８とを用いたダイナミック型ＲＡＭを示し
ている。これらのスタティック型ＲＡＭ及びダイナミッ
ク型ＲＡＭはそのメモリセルが０ＭＯ８技術によって形
成されているため、低消費電力化、高集積化、大容量化
されており、その周辺回路がバイポーラと０Ｍ０８回路
との組合せによって形成されるため低消費電力化、高速
化されている。 前述した様にＥＣＬ Ｉ１０信号インターフェイスの
半導体メモリは、コンピータ・システムの高速化に有利
であり、上述のバイポーラ・０ＭＯ８技術による半導体
メモリもＥＣＬ Ｉ１０信号インターフェイスとする
ことが望ましい。実際、狭止らによって発表された上記
論文はＥＣＬ １１０信号インターフェイスのバイポ
ーラ・ＣＭＯＳスタティック型ＲＡＭを開示している。 ここで注目すべきは、バイポーラ・０ＭＯ８技術による
スタティック型ＲＡＭは内部のメモリセルが０ＭＯ８技
術によって構成されるため、ＥＣＬレベルの入力信号を
ＭＯ８レベルの内部信号、すなわち、回路の電源電圧と
ほぼ等しい信号振幅を持つところの信号レベルの内部信
号に変換する必要が生じてくることである。 一方、コンピュータ・システムの高速化にともない、そ
のコンピュータ・システムに利用される半導体メモリ装
置はその書き込みサイクルタイムや読出しサイクルタイ
ムが短縮化される。そのため、セントラルグロセッシン
グ・ユニットなどから半導体メモリ装置に入力されるＥ
ＣＬレベルの制御信号たとえば、書込制御信号ＷＥ、に
対する種々のタイミング条件は実現困難なものとなりつ
つある。 〔発明が解決しようとする原題〕 本発明者らは、上記にかんがみてバイボー２・ＣＭＯ８
型ＲＡＭを含みかつ、高速コンピュータ・システムに適
用可能な論理機能付メモリを検討しさらに高速化すべく
、検討を行なって、下記に示す問題があることを明らか
にした。 すなわち、本発明者らが検討したバイポーラ・ＣＭＯ８
型ＲＡＭを基本構成とする論理機能付メモリでは、外部
から入力される書き込み制御信号すなわちライトイネー
ブル信号ＷＥが、そのまま書き込みパルスとしてライト
アンプに供給される。 したがって、ライトイネーブル信号ＷＥは、ライトアン
プが安定して動作できるだけのパルス幅を有し、かつア
ドレス信号や入力書き込みデータ等に対して所定のセッ
トアツプ時間及びホールド時間を有する必要がある。ラ
イトイネーブル信号ＷＥに対するこれらのタイミング条
件は、論理機能付メモリが高速化されそのサイクルタイ
ムが短縮化されるにともなって次第に厳しくなり、実現
困難なものとなることがわかった。このため、本願発明
者等は、さらにその入力動作をクロック信号によって同
期化し、上記タイミング条件を満足する書き込みパルス
を内部で自律的に形成する論理機能付メモリを開発した
。第２図には、本発明者らが開発したところの論理機能
付メモリの一部が示されている。 この論理機能付メモリにおいて、外部から供給されるラ
イトイネーブル信号ＷＥは、第２図に示されるように、
アドレス信号や入力書き込みデータ等と同時に反転クロ
ック信号ＣＰＫ従って入力ラッチＢＦ２に取り込まれる
ようにされる。入力ラッチＢＦ２０反転出力信号ｗｅは
、バイポーラトランジスタからなるノアゲート回路ＢＧ
ＩＫよって反転クロック信号ＣＰの遅延信号すなわち反
転遅延クロック信号ｄｃｐと負論理で論理積がとられる
。セしてＥＣＬレベルの反転内部信号ｗｃが形成される
。このＥＣＬレベルの反転内部信号７１は、ＭＯ８電流
ミラー回路を含むレベル変換回路ＬＣによっ−Ｃ０ＭＯ
８（相補型ＭＯ８）レベルにレベル変換されて内部信号
ｍ ｗ ｃが形成される。そして、その内部信号ｍ ｗ
ｃは、ＣＭＯ８論理回路を含む書き込みパルス発生回
路ＷＰＧに供給される。書き込みパルス発生回路ＷＰＧ
は、内部信号ｍｗｃにもとづいて、上記タイミング条件
を満足するＣＭＯＳレベルの書き込みパルスすなわち反
転タイミング信号φＷを形成し、それをライトアンプＷ
Ａに供給する。 ところが、論理機能付メモリの動作が高速化されるＫし
たがって、上記のようなパルス発生回路には次のような
問題点が発生することが、本願発明者等によって明らか
とされた。すなわち、タイミング発生回路ＴＧに供給さ
れる反転クロック信号ＣＰは、論理機能付メモリが高速
化されるのにともなって、ＥＣＬ回路の動作限界によっ
て達成される程度に、その周期は短くされ、そのノ（ル
ス幅は狭くされる。また、反転クロック信号ＣＰのパル
ス幅が狭くされることで、それにもとづいて形成される
反転内部信号Ｗτのパルス幅も狭くされる。このため、
ＭＯ８電流ミラー回路からなるレベル変換回路ＬＣは、
上記反転内部信号Ｗτに追随して所定の０ＭＯ８レベル
を持つ内部信号ｍ ｗ ｃを形成することが困難となる
。 すなわち、レベル変換回路ＬＣが内部信号Ｗτに応答し
て、レベル変換を行なっている途中に、内部信号ｗｃの
信号レベルは変化してしまう。したがって、レベル変換
回路ＬＣは、十分にレベル変換された信号ｍｗｃを形成
することなく、そのレベル変換動作が中断されてしまう
。その結果、内部信号ｍｗｃに応答する賽き込み）（ル
ス発生回路ＷＰＧも上記タイミング条件に適合した書き
込みパルスを形成できなくなってしまう。したがって、
論理機能付メモリの書き込み動作が正常に行われず、そ
の信頼性が損なわれる。 さらに、上記の様な書込みパルス発生回路には、次のよ
うな問題点があることが、本願発明者等によって明らか
とされた。すなわち、上記書き込みパルス発生回路ＷＰ
Ｇに含まれる遅延回路の遅延時間は、製造プロセスに影
響される。また、書き込みパルスに従ってその書き込み
動作が行われるところのメモリセルの特性も、同様に製
造プロセスによって影響される。このため、上記遅延回
路の遅延時間は、論理機能付メモリの開発過程において
、メモリセルの動作特性を参照して決定される。しかし
、実際には、遅延回路の遅延時間及びメモリセルの特性
は、製造プロセスのバラツキに対して、異なる特性を示
す。そのため、書き込みパルスのタイミングマージンを
予め大きく設定する必要があり、結果的に論理機能付メ
モリの高速化が妨げられてしまう。また、これを防止す
るため、上記遅延回路の遅延時間を、製品ごとにメモリ
セルの動作特性に合わせて設定しようとすると、遅延時
間の測定やメモリセルの動作特性の判定に多くの試験工
数を要し、論理機能付メモリの低コスト化が妨げられる
。 この発明の目的は、高速な書き込み動作が実行できる半
導体メモリ装置を提供することにある。 この発明の他の目的は、ＢＣＬ−ＣＭＯＳレベル変換回
路を含むパルス発生回路の動作を安定化をすることにあ
る。 この発明の他の目的は、上記のようなパルス発生回路を
含む論理機能付メ七り等の誤動作を防止することにある
。 この発明の他の目的は、書き込みパルスのパルス幅をメ
モリセルの動作特性に対応して効率的に設定できる書き
込みパルス発生回路を提供することにある。 この発明の他の目的は、上記のような書き込みパルス発
生回路を含む論理機能付メモリ等の高速化と低コスト化
を図ることにある。 〔課題を解決するための手段〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。 すなわち、極めてパルス幅の狭いクロック信号又はそれ
に従って形成される内部信号のパルス幅をパルス拡幅回
路によって拡張した後、そのパルス幅の拡大された内部
信号をレベル変換回路に供給するものである。 また、メモリアレイ内にメモリセルと同様にラッチ形態
とされるダミーセルを設け、上記ダミーセルと上記ダミ
ーセルの出力信号に従ってそのリセット信号を形成する
遅延回路とによって書込パルス発生回路を構成する。そ
して上記遅延回路の遅延時間の設定は上記ダミーセルの
動作特性を参照して決定する。 〔作用〕 上記した手段によれば、レベル変換回路は、パルス幅の
拡大された内部信号に応答して、そのレベル変換動作を
行なう。したがって、パルス幅の拡大分だけレベル変換
動作時間が増大する。そのため、レベル変換回路が十分
に内部信号のレベル変換を行なった後、供給されている
内部信号のレベルが変化されることになる。その結果上
記内部信号の信号レベルをレベル変換回路によって確実
に所定の信号レベルに変換できる。そのため、例えば書
き込みパルス発生回路等の動作が安定化され、このよう
な書き込みパルス発生回路を含む論理機能付メモリ等の
誤動作を防止することができる。 書き込みパルス発生回路から出力される書き込みパルス
のパルス幅は、メモリセルの動作特性と同様な動作特性
を有するラッチ形態のダミーセルのその動作特性を参照
して決定される。言い換えるならば、書き込みパルスの
パルス幅は、製品ごとのメモリセルの動作特性に対応し
て効率良（設定することが可能とされる。これにより、
メモリセル特性の特性判定や遅延回路の遅延時間測定な
どの試験工数が削減でき、論理機能付メモリの低コスト
化を図ることができる。さらに書き込みパルスのパルス
幅はメモリセルの動作特性に従って最適化され、そのタ
イミングマージンは縮小されるので論理機能付メモリの
高速化が図ることができる。 〔実施例〕 第１図には、この発明が適用された論理機能付メモリの
一実施例の簡単なブロック図が示されている。この実施
例の論理機能付メモリは、特に制限されないが、バイポ
ーラ・ＣＭＯ８型ＲＡＭを基本構成とし、ラッチ回路な
どの論理部を含む。 第１図の各ブロックを構成する回路素子は、論理機能付
メモリの論理部を構成する回路素子とともに、単結晶シ
リコンのような１個の半導体基板Ｓｕｂ上に形成される
。 この実施例の論理機能付メモリには、特に制限されない
が、外部から、ｉ＋１ビットのアドレス信号ＡＯ〜Ａｉ
とｎ＋ｘビットの書き込みデータＤＷＯ〜ＤＷｎ及びラ
イトイネーブル１号（書き込み制御信号）ＷＥが供給さ
れる。論理機能付メモリには、さらに外部から所定の周
期の反転クロック信号ＣＰが供給される。論理機能付メ
モリは、この反転クロック信号ＣＰに従って、上記アド
レス信号Ａ Ｑ −Ａ ｉ 、書き込みデータＤＷＯ〜
ＤＷｎ及びライトイネーブル信号ＷＥを対応する入力ラ
ッチに取り込む。つまり、この実施例の論理機能付メモ
リの入力動作は、反転クロック信号ＣＰに従って同期化
される。タイミング発生回路ＴＧは、さらに対応する入
力ラッチに取り込まれたライトイネーブル信号ＷＥをも
とに、所定のタイミング条件を満足する書き込みパルス
すなわち反転タイミング信号φＷを形成するための書き
込みパルス発生回路ＷＰＧを含む。尚、入力ラッチ、及
び書き込みパルス発生回路ＷＰＧは、後に、詳細に説明
される。 この実施例の論理機能付メモＩＪ において、上記ライ
トイネーブル信号ＷＥ及び反転クロック信号ＣＰ等は、
前述のように、ＥＣＬレベルとされ、書き込みパルス発
生回路ＷＰＧから出力される反転タイミング信号φＷは
、０ＭＯ８レベルとされる。また、上記反転クロック信
号ＣＰは、そのパルス幅がＥＣＬ回路の動作限界によっ
て達成される程度に極めて狭くされる。たとえば、その
パルス幅は１．ｌｎｓ程度にされる。このため、反転ク
ロック信号ＣＰは、パルス拡幅回路ＰＷＥによってその
ＥＣＬレベルは変更されることなくそのパルス幅が２ｍ
ｓ程度に拡張された後、ライトイネーブル信号ＷＥと組
み合わせられることによってＥＣＬレベルの内部信号が
形成される。この内部信号は、後述されるレベル変換回
路ＬＣによって０Ｍ０８レベルに変換された後、上記書
き込みパルス発生回路ＷＰＧに伝達される。これにより
、レベル変換回路ＬＣ及び書き込みパルス発生回路ＷＰ
Ｇの動作が安定化され、論理機能付メモリの誤動作が防
止される。 第１図において、メモリプレイＭＡ几Ｙは、同図の垂直
方向に平行して配置される複数本のワード線と、水平方
向に平行して配置される複数組の相補データ線対及びこ
れらのワード線と相補データ線対に結合された複数個の
メモリセルを含む。 メモリプレイＭＡＲＹを構成するワード線は、アドレス
デコーダＡＤに結合され、択一的に選択状態とされる。 アドレスデコーダＡＤには、後述するアドレスバッファ
ＡＤＢから非反転内部アドレス信号ａＱ〜ａｉ及び反転
内部アドレス信号ａＯ〜ａｉが供給される。 上記非反転及び反転内部アドレス信号ａＱ〜”＋ａＯ−
ａｉは以後、相補内部アドレス信号ａＯ−ａｔとして示
される。 アドレスデコーダＡＤは、その動作状態において、上記
相補内部アドレス信号ａＯ〜ａｉをデコードし、メモリ
アレイＭＡＲＹの対応するワード線を択一的に・・イレ
ベルの選択状態とする。 アドレスバッファＡＤＢは、ｎ＋１個の入力ラッチを含
む。これらの入力ラッチには、タイミング発生回路ＴＧ
からタイミング信号ｃｐが共通に供給される。 アドレスバッファＡＤＢの各入力ラッチは、上記タイミ
ング信号υに従って、アドレス信号Ａｏ−−Ａｉを取り
込み、保持する。また、これらのアドレス信号Ａ Ｑ
−Ａ ｉをもとに１上記相補内部アドレス信号ｌ」〜す
を形成し、アドレスデコーダＡＤに供給する。 一方、メモリアレイＭＡＲＹを構成する複数の相補デー
タ線は、対は複数グループに分割され、それぞれのグル
ープに含まれる相補データ線対は、ライトアンプＷＡの
対応する単位回路及びリードアンプＲＡの対応する単位
回路にそれぞれ結合される。 ライトアンプＷＡは、特に制限されないが、ｎ＋１個の
単位回路を含む。これらの単位回路には、後述するデー
タ入カパッ７アＤＩＲから対応する相補内部書き込みデ
ータｄ Ｗ Ｑ −”−ｄ Ｗ ｎがそれぞれ供給され
る。また、タイミング発生回路ＴＧから書き込みパルス
すなわち反転タイミング信号φＷが共通に供給される。 反転タイミング信号φＷは、後述するように、論理機能
付メモリが非選択状態とされるときハイレベルとされ、
論理機能付メモリが選択状態とされるとき、上記ライト
イネーブル信号ＷＥがハイレベルであることを条件に、
所定のタイミングで一時的にロウレベルとされる。 ライトアンプＷＡの各単位回路は、上記反転タイミング
信号φＷがロウレベルとされることで、選択的に動作状
態とされる。この動作状態において、ライトアンプＷＡ
の各単位回路は、データ入力バッファＤＩＲから供給さ
れる相補内部書き込みデータａｗ□〜ｄｗｎに従った相
補書き込み信号を形成し、メモリアレイＭＡ几Ｙの対応
する相補データ線に供給する。これらの書き込み信号は
、対応する相補データ線を介して、メモリアレイＭＡＲ
，Ｙの選択されたワード線に結合されるｎ＋１個のメモ
リセルにそれぞれ伝達される。 データ人力バッファＤＩＢは、ｎ＋１個の入力ラッチを
含む。これらの入力ラッチには、タイミング発生回路Ｔ
Ｇから上述のタイミング信号ｉが共通に供給される。 データ人力バッフ、ＤＩＢの各人力ラッチは、上記タイ
ミング信号Ｉに従って、外部から供給される書き込みデ
ータＤ Ｗ Ｏ−Ｄ Ｗ ｎを取り込み、保持する。ま
た、データ人力バッファＤＩＢは、これらの書き込みデ
ータＤＷＯ〜ＤＷｎをもとに、上記相補内部書き込みデ
ータｄ ｗ Ｏ％−ｄ ｗ ｎを形成し、ライトアンプ
ＷＡの対応する単位回路にそれぞれ供給する。 リードアンプＢ、Ａは、ｎ＋１個の単位回路を含む。そ
れぞれの単位回路には、後述されるリードアンプ選択回
路ＲＡＳＣがらタイミング信号φｒ１〜φｒｎがそれぞ
れ供給される。 リードアンプＲＡの各単位回路は、対応する上記タイミ
ング信号φｒ１〜φｒｎがハイレベルとされることで、
選択的に動作状態とされる。この動作状態において、リ
ードアンプ几Ａの各単位回路は、メモリアレイＭＡＲＹ
の選択されたワード線に結合されるｎ＋１個のメモリセ
ルかも対応する相補データ線を介して出力される読み出
し信号を増幅し、相補内部読み出しデータｄｒＯ−ｄｒ
ｎを形成する。これらの相補内部読み出しデータ先玉」
〜ｄｒｎは、後述するデータ出力バッ７アＤＯＢの対応
する出力回路に供給される。 データ出力バッ７アＤＯＢは、特に制限されないが、ｎ
＋１個の出力回路を含む。これらの出力回路には、上記
リードアンプＲＡから、対応する相補内部読み出しデー
タ土工」〜ｄｒｎがそれぞれ供給される。後述されるブ
ロック選択制御回路８８ＣＣからタイミング信号φｏｅ
Ｑ〜φｏｅｎが、対応する出力回路に供給される。 データ出力バッ７アＤＯＢの各出力回路は、上記タイミ
ング信号φｏｅＱ〜φｏｅｎが一時的にハイレベルとさ
れることで、選択的に動作状態とされる。この動作状態
において、データ出力バッ７アＤＯＢの各出力回路は、
対応する上記内部読み出しデータ土工」〜土工」をもと
に、読み出しデータＤ ＲＯ−Ｄ Ｒｎを形成し、外部
に送出する。 上記タイミング信号φｏｅＱ〜φｏｅｎがロウレベルと
されるとき、データ出力バッファＤＯＢの各出力回路の
出力はハイインピーダンス状態とされる。 タイミング発生回路ＴＧは、外部から供給される反転ク
ロック信号ＣＰ及び２イトイネ一ブル信号ＷＥをもとに
、上記タイミング信号ｊ；を形成し、各回路に供給する
。タイミング発生回路ＴＧは、上記ライトイネーブル信
号ＷＥを取り込み、保持する１個の入カラクチを含む。 この人力ラッチは、上述の反転クロック信号ＣＰによっ
てトリガされ、ライトイネーブル信号ＷＥに従って選択
的にセット又はリセツトされる。上述の反転タイミング
信号φＷは、この人力ラッチの出力信号に従って選択的
に形成される。 ブロック選択制御回路ＢＳＣＣは、外部から供給される
ブロック選択信号ＢＫＯ−ＢＫＩをもと罠タイミング信
号φｏｅｌ〜φｏｅｎを形成する。 上記ブロック選択制御回路Ｂｓｅｃは上記ブロック選択
信号ＢＫｏ〜ＢＫＩをラッチするｚ＋ｉ個のラッチ回路
を含む。このラッチ回路は、タイミング発生回路ＴＧか
ら供給される反転クロック信号ＣＰに従って、ブロック
選択信号ＢＫＯ−ＢＫＩを保持する。 上記ブロック選択制御回路ＢＳＣＣは、上記ｌ＋１個の
ラッチ回路の出力信号にもとづいて、タイミング信号φ
ｏｅＱ〜φｏｅｎを形成する。上記メモリアレーＭＡＲ
Ｙは複数のブロックに分割されていると考えることがで
きる。すなわち、タイミング信号φｏｅＯ〜φｏｅｎの
内の一部を選択的に一時的にハイレベルとすることで、
データの読み出されるブロックが指示できる。したがっ
て、読み出しデータのｂｉｔ数が変更可能とされる。 リードアンプ選択回路ＲＡＳＣは、アドレスバッファ回
路ＡＤＢから供給される相補内部アドレス信号ａ□−ａ
ｉの一部を受けて、タイミング信号φｒＯ〜φｒｎを形
成する。リードアンプ選択回路のすべての単位回路を同
時に動作させること又は単位回路の一部のみ動作させる
ことが可能な様に、上記リードアンプ選択回路ＲＡ８Ｃ
は、その回路形成が選択される。 第３図は、第１図のブロック図を詳細に示している。以
下、本発明が第３図に基づいて説明される。尚、第２図
の説明と重複すると思われる説明は略される。また、第
１図と対応する部分は、第１図と同一の符号が付けられ
ている。さらに、二点鎖線で囲まれた部分は、一つの半
導体基板Ｓｕｂを示しており、上記二点鎖線上に記述さ
れた丸印は、外部端子とみなされる。尚、図中、Ｖｓｓ
は、Ｏｖの様な接地電位又はそれが供給される端子を示
し、Ｖｅｅは、−５，２Ｖの様な負電源電位又はそれが
供給される端子を示し、ＶｓｓＯは出力バッファ回路用
のＶｓｓ電位又はそれが供給される端子を示す。 第３図には、アドレスバッファＡＤＢ、データ人カバッ
ファＤＩＢ、ブロック選択制御回路Ｂ８ＣＣ及び、タイ
ミング発生回路ＴＧ内に含まれた複数の入力ラッチ回路
ＬＴ 、 ＬＴ 、・・・、ＬＴが図示されている。こ
れらの入力ラッチ回路ＬＴ、ＬＴ。 ・・・には、タイミング発生回路ＴＧから発生される内
部クロックパルスＣＰが共通に供給されている。 これらの入力ラッチ回路ＬＴ、・・・は共通に入力され
た内部クロックパルスＣＰのローレベルに応答して、外
部端子を介して外部から入力されるアドレス信号ＡＯ−
Ａｉ、９込みデータＤｗＱ−Ｄｗｎ。 ブロック選択信号ＢＫＱ−ＢＫＩ及びライトイネーブル
信号ＷＥを同時にラッチするよ５に構成される。それぞ
れのラッチ回路ＬＴ・・・は、ＥＣＬレベルとされたア
ドレス信号Ａ Ｏ−Ａ ｉ １書込デ一タＤｗＯ−Ｄｗ
ｎ、プＯｙり選択信号ＢＫＯ−ＢＫ／及びライトイネー
ブル信号ＷＥを保持するために、たとえば、第５図に示
される様なバイポーラＥＣＬ回路で構成することができ
る。 同図に示されるラッチ回路は、ＥＣＬレベルの入力信号
ＩＮをベース端子に受けるバイポーラトランジスタＴ２
１と基準電位Ｖｂｂ１をベース端子に受けるバイポーラ
トランジスタＴ ２２トヲ含み、それらのトランジスタ
Ｔ１及びＴ２のそれぞれのエミッタ端子は共通接続され
て差動形態とされる。トランジスタＴ２１及びＴ２２の
コレクタ端子と電源端子Ｖｓｓとの間には、負荷抵抗Ｒ
８及びＲ９がそれぞれ接続され
ば、ＥｅＬ（エミッタ・カップルド・ロジック）インタ
フェースのバイポーラ・ＣＭＯＳ型ＲＡＭ（ランダム・
アクセス・メモリ）を基本構成とする論理機能付メモリ
等に利用して特に有効な技術に関するものである。 〔従来技術〕 高速なコンピュータ・システムを構成する場合、一般的
に、中央処理装置（ＣＰＵ）とメモリ装置間の信号のや
りとりは、ＥＣＬレベルの信号が用いられる。ＥＣＬレ
ベルの信号は、その信号振幅が０．８ｖの様な微少振幅
であるため、論理ハイレベル（又ハｌｋ ３１ ｏ−レ
ベル）カラｉ％ｆｋ理ローレベル（又は論理ハイレベル
）への変化が短時間に変更可能である。 上記の高速なコンピュータ・システムに使用される高速
な半導体メモリ装置として、バイポーラ型スタティック
ＲＡＭ（又はＥＣＬ ＲＡＭ）が知られ曵いている。 このバイポーラ・ＲＡＭはノくイボーラ・トランジスタ
で構成されたメモリセル及び周辺回路を持ち、そして、
入力／出力インタフェースがＥＣＬレベルの信号とされ
る。 この様なバイポーラ型スタティックＲＡＭのメモリセル
へデータを高速に書き込むため、外部から供給されるＨ
ＣＬレベルのアドレス信号及び書込制御信号ＷＥをラッ
チするラッチ回路と、ラッチされた書込み制御信号ＷＥ
に基づいて内部書込みパルスを形成する信号形成回路を
有するバイボークスタティック型ＲＡＭが日本国 公開
特許公報６２−２５０５８３に示されている。 最近、バイボー２・トランジスタとＣＭＯＳ（相補型Ｍ
Ｏ８）回路とを組合せて構成された半導体メモリ装置が
さかんに開発されている。米国特許第４，７１３，７９
６は、バイボー２゛・トランジスタと０Ｍ０８回路とに
よって構成されたスタティック型ＲＡＭを示している。 狭止ら”１３ｎｓ。 ５００ｍＷ、６４−ｋｂｉｔ ＥＣＬ ＲＡＭユ−
ジンク ハイ−バイシーモス テクノロジー（アイ・イ
ー・イー・イー ジャーナル オブ ソリッド−ステイ
ト サーキット、ポル、ニスシー２１゜ナンバー５．オ
クト−バー１９８６ ｐｐｓｓｘ−ｐｐ６８５）１３
ｎｓ、 ５００ｍＷ、６４−ｋｂｉ ｔＥＣＬ Ｒ
ＡＭ Ｕ８ＩＮＧ Ｈｉ−ＢｉＣＭＯ８Ｔ６ｃｈｎ
ｏｌｏｇｙ”（ＩＥＥＥ Ｊｏｕｒｎａｌ ０ＦＳ
ＯＬＩＤ−８ＴＡＴＥ ｃｉｒｃｕｉｔｓ、ＶＯＬ
８Ｃ−２１，Ｎ１５，０ｃｔｏｂｅｒ １９８６
ｐｐ６８１−６８５ ）は、ＥＣＬ Ｉ１０信号イン
ターフェイスのバイポーラＣＭ ＯＳスタティック型Ｒ
ＡＭを示している。また、橘用゛アン エクスベリメン
タル１−Ｍビット バイシーモス デイ−ラム”（アイ
・イー・イー・イー ジャーナル オブソリッドーステ
イト サーキット、ポル、ニスシー２２．ナンバー５．
オクト−パー１９８７ｐｐ６５７−Ｉ）ｐ６６１ ）Ａ
ｎ Ｅ ｘ ｐ ｅ ｒ ｉ ｍ ｅ ｎ ｔ ａ
１ １Ｍｂｉｔ ＢｉＣＭＯ８ＤＲＡＭ″（ＩＥＥＥ
ＪｏｕｒｎａｌＯＦ ５ＯＬＩＤ−８ｔａｔｅ Ｃ
ＩＲＣＵＩＴＳ、ＶＯＬＳＧ−２２，電５，０ｃｔｏｂ
ｅｒ １９８７ ｐｐ６５７−６６１）は、バイポ
ーラと０ＭＯ８とを用いたダイナミック型ＲＡＭを示し
ている。これらのスタティック型ＲＡＭ及びダイナミッ
ク型ＲＡＭはそのメモリセルが０ＭＯ８技術によって形
成されているため、低消費電力化、高集積化、大容量化
されており、その周辺回路がバイポーラと０Ｍ０８回路
との組合せによって形成されるため低消費電力化、高速
化されている。 前述した様にＥＣＬ Ｉ１０信号インターフェイスの
半導体メモリは、コンピータ・システムの高速化に有利
であり、上述のバイポーラ・０ＭＯ８技術による半導体
メモリもＥＣＬ Ｉ１０信号インターフェイスとする
ことが望ましい。実際、狭止らによって発表された上記
論文はＥＣＬ １１０信号インターフェイスのバイポ
ーラ・ＣＭＯＳスタティック型ＲＡＭを開示している。 ここで注目すべきは、バイポーラ・０ＭＯ８技術による
スタティック型ＲＡＭは内部のメモリセルが０ＭＯ８技
術によって構成されるため、ＥＣＬレベルの入力信号を
ＭＯ８レベルの内部信号、すなわち、回路の電源電圧と
ほぼ等しい信号振幅を持つところの信号レベルの内部信
号に変換する必要が生じてくることである。 一方、コンピュータ・システムの高速化にともない、そ
のコンピュータ・システムに利用される半導体メモリ装
置はその書き込みサイクルタイムや読出しサイクルタイ
ムが短縮化される。そのため、セントラルグロセッシン
グ・ユニットなどから半導体メモリ装置に入力されるＥ
ＣＬレベルの制御信号たとえば、書込制御信号ＷＥ、に
対する種々のタイミング条件は実現困難なものとなりつ
つある。 〔発明が解決しようとする原題〕 本発明者らは、上記にかんがみてバイボー２・ＣＭＯ８
型ＲＡＭを含みかつ、高速コンピュータ・システムに適
用可能な論理機能付メモリを検討しさらに高速化すべく
、検討を行なって、下記に示す問題があることを明らか
にした。 すなわち、本発明者らが検討したバイポーラ・ＣＭＯ８
型ＲＡＭを基本構成とする論理機能付メモリでは、外部
から入力される書き込み制御信号すなわちライトイネー
ブル信号ＷＥが、そのまま書き込みパルスとしてライト
アンプに供給される。 したがって、ライトイネーブル信号ＷＥは、ライトアン
プが安定して動作できるだけのパルス幅を有し、かつア
ドレス信号や入力書き込みデータ等に対して所定のセッ
トアツプ時間及びホールド時間を有する必要がある。ラ
イトイネーブル信号ＷＥに対するこれらのタイミング条
件は、論理機能付メモリが高速化されそのサイクルタイ
ムが短縮化されるにともなって次第に厳しくなり、実現
困難なものとなることがわかった。このため、本願発明
者等は、さらにその入力動作をクロック信号によって同
期化し、上記タイミング条件を満足する書き込みパルス
を内部で自律的に形成する論理機能付メモリを開発した
。第２図には、本発明者らが開発したところの論理機能
付メモリの一部が示されている。 この論理機能付メモリにおいて、外部から供給されるラ
イトイネーブル信号ＷＥは、第２図に示されるように、
アドレス信号や入力書き込みデータ等と同時に反転クロ
ック信号ＣＰＫ従って入力ラッチＢＦ２に取り込まれる
ようにされる。入力ラッチＢＦ２０反転出力信号ｗｅは
、バイポーラトランジスタからなるノアゲート回路ＢＧ
ＩＫよって反転クロック信号ＣＰの遅延信号すなわち反
転遅延クロック信号ｄｃｐと負論理で論理積がとられる
。セしてＥＣＬレベルの反転内部信号ｗｃが形成される
。このＥＣＬレベルの反転内部信号７１は、ＭＯ８電流
ミラー回路を含むレベル変換回路ＬＣによっ−Ｃ０ＭＯ
８（相補型ＭＯ８）レベルにレベル変換されて内部信号
ｍ ｗ ｃが形成される。そして、その内部信号ｍ ｗ
ｃは、ＣＭＯ８論理回路を含む書き込みパルス発生回
路ＷＰＧに供給される。書き込みパルス発生回路ＷＰＧ
は、内部信号ｍｗｃにもとづいて、上記タイミング条件
を満足するＣＭＯＳレベルの書き込みパルスすなわち反
転タイミング信号φＷを形成し、それをライトアンプＷ
Ａに供給する。 ところが、論理機能付メモリの動作が高速化されるＫし
たがって、上記のようなパルス発生回路には次のような
問題点が発生することが、本願発明者等によって明らか
とされた。すなわち、タイミング発生回路ＴＧに供給さ
れる反転クロック信号ＣＰは、論理機能付メモリが高速
化されるのにともなって、ＥＣＬ回路の動作限界によっ
て達成される程度に、その周期は短くされ、そのノ（ル
ス幅は狭くされる。また、反転クロック信号ＣＰのパル
ス幅が狭くされることで、それにもとづいて形成される
反転内部信号Ｗτのパルス幅も狭くされる。このため、
ＭＯ８電流ミラー回路からなるレベル変換回路ＬＣは、
上記反転内部信号Ｗτに追随して所定の０ＭＯ８レベル
を持つ内部信号ｍ ｗ ｃを形成することが困難となる
。 すなわち、レベル変換回路ＬＣが内部信号Ｗτに応答し
て、レベル変換を行なっている途中に、内部信号ｗｃの
信号レベルは変化してしまう。したがって、レベル変換
回路ＬＣは、十分にレベル変換された信号ｍｗｃを形成
することなく、そのレベル変換動作が中断されてしまう
。その結果、内部信号ｍｗｃに応答する賽き込み）（ル
ス発生回路ＷＰＧも上記タイミング条件に適合した書き
込みパルスを形成できなくなってしまう。したがって、
論理機能付メモリの書き込み動作が正常に行われず、そ
の信頼性が損なわれる。 さらに、上記の様な書込みパルス発生回路には、次のよ
うな問題点があることが、本願発明者等によって明らか
とされた。すなわち、上記書き込みパルス発生回路ＷＰ
Ｇに含まれる遅延回路の遅延時間は、製造プロセスに影
響される。また、書き込みパルスに従ってその書き込み
動作が行われるところのメモリセルの特性も、同様に製
造プロセスによって影響される。このため、上記遅延回
路の遅延時間は、論理機能付メモリの開発過程において
、メモリセルの動作特性を参照して決定される。しかし
、実際には、遅延回路の遅延時間及びメモリセルの特性
は、製造プロセスのバラツキに対して、異なる特性を示
す。そのため、書き込みパルスのタイミングマージンを
予め大きく設定する必要があり、結果的に論理機能付メ
モリの高速化が妨げられてしまう。また、これを防止す
るため、上記遅延回路の遅延時間を、製品ごとにメモリ
セルの動作特性に合わせて設定しようとすると、遅延時
間の測定やメモリセルの動作特性の判定に多くの試験工
数を要し、論理機能付メモリの低コスト化が妨げられる
。 この発明の目的は、高速な書き込み動作が実行できる半
導体メモリ装置を提供することにある。 この発明の他の目的は、ＢＣＬ−ＣＭＯＳレベル変換回
路を含むパルス発生回路の動作を安定化をすることにあ
る。 この発明の他の目的は、上記のようなパルス発生回路を
含む論理機能付メ七り等の誤動作を防止することにある
。 この発明の他の目的は、書き込みパルスのパルス幅をメ
モリセルの動作特性に対応して効率的に設定できる書き
込みパルス発生回路を提供することにある。 この発明の他の目的は、上記のような書き込みパルス発
生回路を含む論理機能付メモリ等の高速化と低コスト化
を図ることにある。 〔課題を解決するための手段〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。 すなわち、極めてパルス幅の狭いクロック信号又はそれ
に従って形成される内部信号のパルス幅をパルス拡幅回
路によって拡張した後、そのパルス幅の拡大された内部
信号をレベル変換回路に供給するものである。 また、メモリアレイ内にメモリセルと同様にラッチ形態
とされるダミーセルを設け、上記ダミーセルと上記ダミ
ーセルの出力信号に従ってそのリセット信号を形成する
遅延回路とによって書込パルス発生回路を構成する。そ
して上記遅延回路の遅延時間の設定は上記ダミーセルの
動作特性を参照して決定する。 〔作用〕 上記した手段によれば、レベル変換回路は、パルス幅の
拡大された内部信号に応答して、そのレベル変換動作を
行なう。したがって、パルス幅の拡大分だけレベル変換
動作時間が増大する。そのため、レベル変換回路が十分
に内部信号のレベル変換を行なった後、供給されている
内部信号のレベルが変化されることになる。その結果上
記内部信号の信号レベルをレベル変換回路によって確実
に所定の信号レベルに変換できる。そのため、例えば書
き込みパルス発生回路等の動作が安定化され、このよう
な書き込みパルス発生回路を含む論理機能付メモリ等の
誤動作を防止することができる。 書き込みパルス発生回路から出力される書き込みパルス
のパルス幅は、メモリセルの動作特性と同様な動作特性
を有するラッチ形態のダミーセルのその動作特性を参照
して決定される。言い換えるならば、書き込みパルスの
パルス幅は、製品ごとのメモリセルの動作特性に対応し
て効率良（設定することが可能とされる。これにより、
メモリセル特性の特性判定や遅延回路の遅延時間測定な
どの試験工数が削減でき、論理機能付メモリの低コスト
化を図ることができる。さらに書き込みパルスのパルス
幅はメモリセルの動作特性に従って最適化され、そのタ
イミングマージンは縮小されるので論理機能付メモリの
高速化が図ることができる。 〔実施例〕 第１図には、この発明が適用された論理機能付メモリの
一実施例の簡単なブロック図が示されている。この実施
例の論理機能付メモリは、特に制限されないが、バイポ
ーラ・ＣＭＯ８型ＲＡＭを基本構成とし、ラッチ回路な
どの論理部を含む。 第１図の各ブロックを構成する回路素子は、論理機能付
メモリの論理部を構成する回路素子とともに、単結晶シ
リコンのような１個の半導体基板Ｓｕｂ上に形成される
。 この実施例の論理機能付メモリには、特に制限されない
が、外部から、ｉ＋１ビットのアドレス信号ＡＯ〜Ａｉ
とｎ＋ｘビットの書き込みデータＤＷＯ〜ＤＷｎ及びラ
イトイネーブル１号（書き込み制御信号）ＷＥが供給さ
れる。論理機能付メモリには、さらに外部から所定の周
期の反転クロック信号ＣＰが供給される。論理機能付メ
モリは、この反転クロック信号ＣＰに従って、上記アド
レス信号Ａ Ｑ −Ａ ｉ 、書き込みデータＤＷＯ〜
ＤＷｎ及びライトイネーブル信号ＷＥを対応する入力ラ
ッチに取り込む。つまり、この実施例の論理機能付メモ
リの入力動作は、反転クロック信号ＣＰに従って同期化
される。タイミング発生回路ＴＧは、さらに対応する入
力ラッチに取り込まれたライトイネーブル信号ＷＥをも
とに、所定のタイミング条件を満足する書き込みパルス
すなわち反転タイミング信号φＷを形成するための書き
込みパルス発生回路ＷＰＧを含む。尚、入力ラッチ、及
び書き込みパルス発生回路ＷＰＧは、後に、詳細に説明
される。 この実施例の論理機能付メモＩＪ において、上記ライ
トイネーブル信号ＷＥ及び反転クロック信号ＣＰ等は、
前述のように、ＥＣＬレベルとされ、書き込みパルス発
生回路ＷＰＧから出力される反転タイミング信号φＷは
、０ＭＯ８レベルとされる。また、上記反転クロック信
号ＣＰは、そのパルス幅がＥＣＬ回路の動作限界によっ
て達成される程度に極めて狭くされる。たとえば、その
パルス幅は１．ｌｎｓ程度にされる。このため、反転ク
ロック信号ＣＰは、パルス拡幅回路ＰＷＥによってその
ＥＣＬレベルは変更されることなくそのパルス幅が２ｍ
ｓ程度に拡張された後、ライトイネーブル信号ＷＥと組
み合わせられることによってＥＣＬレベルの内部信号が
形成される。この内部信号は、後述されるレベル変換回
路ＬＣによって０Ｍ０８レベルに変換された後、上記書
き込みパルス発生回路ＷＰＧに伝達される。これにより
、レベル変換回路ＬＣ及び書き込みパルス発生回路ＷＰ
Ｇの動作が安定化され、論理機能付メモリの誤動作が防
止される。 第１図において、メモリプレイＭＡ几Ｙは、同図の垂直
方向に平行して配置される複数本のワード線と、水平方
向に平行して配置される複数組の相補データ線対及びこ
れらのワード線と相補データ線対に結合された複数個の
メモリセルを含む。 メモリプレイＭＡＲＹを構成するワード線は、アドレス
デコーダＡＤに結合され、択一的に選択状態とされる。 アドレスデコーダＡＤには、後述するアドレスバッファ
ＡＤＢから非反転内部アドレス信号ａＱ〜ａｉ及び反転
内部アドレス信号ａＯ〜ａｉが供給される。 上記非反転及び反転内部アドレス信号ａＱ〜”＋ａＯ−
ａｉは以後、相補内部アドレス信号ａＯ−ａｔとして示
される。 アドレスデコーダＡＤは、その動作状態において、上記
相補内部アドレス信号ａＯ〜ａｉをデコードし、メモリ
アレイＭＡＲＹの対応するワード線を択一的に・・イレ
ベルの選択状態とする。 アドレスバッファＡＤＢは、ｎ＋１個の入力ラッチを含
む。これらの入力ラッチには、タイミング発生回路ＴＧ
からタイミング信号ｃｐが共通に供給される。 アドレスバッファＡＤＢの各入力ラッチは、上記タイミ
ング信号υに従って、アドレス信号Ａｏ−−Ａｉを取り
込み、保持する。また、これらのアドレス信号Ａ Ｑ
−Ａ ｉをもとに１上記相補内部アドレス信号ｌ」〜す
を形成し、アドレスデコーダＡＤに供給する。 一方、メモリアレイＭＡＲＹを構成する複数の相補デー
タ線は、対は複数グループに分割され、それぞれのグル
ープに含まれる相補データ線対は、ライトアンプＷＡの
対応する単位回路及びリードアンプＲＡの対応する単位
回路にそれぞれ結合される。 ライトアンプＷＡは、特に制限されないが、ｎ＋１個の
単位回路を含む。これらの単位回路には、後述するデー
タ入カパッ７アＤＩＲから対応する相補内部書き込みデ
ータｄ Ｗ Ｑ −”−ｄ Ｗ ｎがそれぞれ供給され
る。また、タイミング発生回路ＴＧから書き込みパルス
すなわち反転タイミング信号φＷが共通に供給される。 反転タイミング信号φＷは、後述するように、論理機能
付メモリが非選択状態とされるときハイレベルとされ、
論理機能付メモリが選択状態とされるとき、上記ライト
イネーブル信号ＷＥがハイレベルであることを条件に、
所定のタイミングで一時的にロウレベルとされる。 ライトアンプＷＡの各単位回路は、上記反転タイミング
信号φＷがロウレベルとされることで、選択的に動作状
態とされる。この動作状態において、ライトアンプＷＡ
の各単位回路は、データ入力バッファＤＩＲから供給さ
れる相補内部書き込みデータａｗ□〜ｄｗｎに従った相
補書き込み信号を形成し、メモリアレイＭＡ几Ｙの対応
する相補データ線に供給する。これらの書き込み信号は
、対応する相補データ線を介して、メモリアレイＭＡＲ
，Ｙの選択されたワード線に結合されるｎ＋１個のメモ
リセルにそれぞれ伝達される。 データ人力バッファＤＩＢは、ｎ＋１個の入力ラッチを
含む。これらの入力ラッチには、タイミング発生回路Ｔ
Ｇから上述のタイミング信号ｉが共通に供給される。 データ人力バッフ、ＤＩＢの各人力ラッチは、上記タイ
ミング信号Ｉに従って、外部から供給される書き込みデ
ータＤ Ｗ Ｏ−Ｄ Ｗ ｎを取り込み、保持する。ま
た、データ人力バッファＤＩＢは、これらの書き込みデ
ータＤＷＯ〜ＤＷｎをもとに、上記相補内部書き込みデ
ータｄ ｗ Ｏ％−ｄ ｗ ｎを形成し、ライトアンプ
ＷＡの対応する単位回路にそれぞれ供給する。 リードアンプＢ、Ａは、ｎ＋１個の単位回路を含む。そ
れぞれの単位回路には、後述されるリードアンプ選択回
路ＲＡＳＣがらタイミング信号φｒ１〜φｒｎがそれぞ
れ供給される。 リードアンプＲＡの各単位回路は、対応する上記タイミ
ング信号φｒ１〜φｒｎがハイレベルとされることで、
選択的に動作状態とされる。この動作状態において、リ
ードアンプ几Ａの各単位回路は、メモリアレイＭＡＲＹ
の選択されたワード線に結合されるｎ＋１個のメモリセ
ルかも対応する相補データ線を介して出力される読み出
し信号を増幅し、相補内部読み出しデータｄｒＯ−ｄｒ
ｎを形成する。これらの相補内部読み出しデータ先玉」
〜ｄｒｎは、後述するデータ出力バッ７アＤＯＢの対応
する出力回路に供給される。 データ出力バッ７アＤＯＢは、特に制限されないが、ｎ
＋１個の出力回路を含む。これらの出力回路には、上記
リードアンプＲＡから、対応する相補内部読み出しデー
タ土工」〜ｄｒｎがそれぞれ供給される。後述されるブ
ロック選択制御回路８８ＣＣからタイミング信号φｏｅ
Ｑ〜φｏｅｎが、対応する出力回路に供給される。 データ出力バッ７アＤＯＢの各出力回路は、上記タイミ
ング信号φｏｅＱ〜φｏｅｎが一時的にハイレベルとさ
れることで、選択的に動作状態とされる。この動作状態
において、データ出力バッ７アＤＯＢの各出力回路は、
対応する上記内部読み出しデータ土工」〜土工」をもと
に、読み出しデータＤ ＲＯ−Ｄ Ｒｎを形成し、外部
に送出する。 上記タイミング信号φｏｅＱ〜φｏｅｎがロウレベルと
されるとき、データ出力バッファＤＯＢの各出力回路の
出力はハイインピーダンス状態とされる。 タイミング発生回路ＴＧは、外部から供給される反転ク
ロック信号ＣＰ及び２イトイネ一ブル信号ＷＥをもとに
、上記タイミング信号ｊ；を形成し、各回路に供給する
。タイミング発生回路ＴＧは、上記ライトイネーブル信
号ＷＥを取り込み、保持する１個の入カラクチを含む。 この人力ラッチは、上述の反転クロック信号ＣＰによっ
てトリガされ、ライトイネーブル信号ＷＥに従って選択
的にセット又はリセツトされる。上述の反転タイミング
信号φＷは、この人力ラッチの出力信号に従って選択的
に形成される。 ブロック選択制御回路ＢＳＣＣは、外部から供給される
ブロック選択信号ＢＫＯ−ＢＫＩをもと罠タイミング信
号φｏｅｌ〜φｏｅｎを形成する。 上記ブロック選択制御回路Ｂｓｅｃは上記ブロック選択
信号ＢＫｏ〜ＢＫＩをラッチするｚ＋ｉ個のラッチ回路
を含む。このラッチ回路は、タイミング発生回路ＴＧか
ら供給される反転クロック信号ＣＰに従って、ブロック
選択信号ＢＫＯ−ＢＫＩを保持する。 上記ブロック選択制御回路ＢＳＣＣは、上記ｌ＋１個の
ラッチ回路の出力信号にもとづいて、タイミング信号φ
ｏｅＱ〜φｏｅｎを形成する。上記メモリアレーＭＡＲ
Ｙは複数のブロックに分割されていると考えることがで
きる。すなわち、タイミング信号φｏｅＯ〜φｏｅｎの
内の一部を選択的に一時的にハイレベルとすることで、
データの読み出されるブロックが指示できる。したがっ
て、読み出しデータのｂｉｔ数が変更可能とされる。 リードアンプ選択回路ＲＡＳＣは、アドレスバッファ回
路ＡＤＢから供給される相補内部アドレス信号ａ□−ａ
ｉの一部を受けて、タイミング信号φｒＯ〜φｒｎを形
成する。リードアンプ選択回路のすべての単位回路を同
時に動作させること又は単位回路の一部のみ動作させる
ことが可能な様に、上記リードアンプ選択回路ＲＡ８Ｃ
は、その回路形成が選択される。 第３図は、第１図のブロック図を詳細に示している。以
下、本発明が第３図に基づいて説明される。尚、第２図
の説明と重複すると思われる説明は略される。また、第
１図と対応する部分は、第１図と同一の符号が付けられ
ている。さらに、二点鎖線で囲まれた部分は、一つの半
導体基板Ｓｕｂを示しており、上記二点鎖線上に記述さ
れた丸印は、外部端子とみなされる。尚、図中、Ｖｓｓ
は、Ｏｖの様な接地電位又はそれが供給される端子を示
し、Ｖｅｅは、−５，２Ｖの様な負電源電位又はそれが
供給される端子を示し、ＶｓｓＯは出力バッファ回路用
のＶｓｓ電位又はそれが供給される端子を示す。 第３図には、アドレスバッファＡＤＢ、データ人カバッ
ファＤＩＢ、ブロック選択制御回路Ｂ８ＣＣ及び、タイ
ミング発生回路ＴＧ内に含まれた複数の入力ラッチ回路
ＬＴ 、 ＬＴ 、・・・、ＬＴが図示されている。こ
れらの入力ラッチ回路ＬＴ、ＬＴ。 ・・・には、タイミング発生回路ＴＧから発生される内
部クロックパルスＣＰが共通に供給されている。 これらの入力ラッチ回路ＬＴ、・・・は共通に入力され
た内部クロックパルスＣＰのローレベルに応答して、外
部端子を介して外部から入力されるアドレス信号ＡＯ−
Ａｉ、９込みデータＤｗＱ−Ｄｗｎ。 ブロック選択信号ＢＫＱ−ＢＫＩ及びライトイネーブル
信号ＷＥを同時にラッチするよ５に構成される。それぞ
れのラッチ回路ＬＴ・・・は、ＥＣＬレベルとされたア
ドレス信号Ａ Ｏ−Ａ ｉ １書込デ一タＤｗＯ−Ｄｗ
ｎ、プＯｙり選択信号ＢＫＯ−ＢＫ／及びライトイネー
ブル信号ＷＥを保持するために、たとえば、第５図に示
される様なバイポーラＥＣＬ回路で構成することができ
る。 同図に示されるラッチ回路は、ＥＣＬレベルの入力信号
ＩＮをベース端子に受けるバイポーラトランジスタＴ２
１と基準電位Ｖｂｂ１をベース端子に受けるバイポーラ
トランジスタＴ ２２トヲ含み、それらのトランジスタ
Ｔ１及びＴ２のそれぞれのエミッタ端子は共通接続され
て差動形態とされる。トランジスタＴ２１及びＴ２２の
コレクタ端子と電源端子Ｖｓｓとの間には、負荷抵抗Ｒ
８及びＲ９がそれぞれ接続され
【いる。上記トランジス
タＴ２１及びＴ２２のコレクタ端子には、さらに差動形
態とされたバイポーラトランジスタＴ２４及びＴ２５の
コレクタ端子がそれぞれ接続されている。そして、上記
トランジスタＴ２１及びＴ２２の共通エミッタ端子及び
上記トランジスタＴ２４及びＴ２５の共通エミッタ端子
には、差動形態とされたバイポーラトランジスタＴ２３
及びＴ２６のコレクタ端子がそれぞれ結合されている。 さらＫ、上記トランジスタＴ２３及びＴ２６の共通エミ
ッタ端子と電源端子Ｖｅｅとには、電流源Ｃ８１が接続
されている。上記トランジスタＴ２３のベースには、基
準電位ｖｂｂ２が供給され、上記トランジスタ’Ｉ’２
６のベースには、内部反転クロックパルスＣＰが供給さ
れている。上記トランジスタＴ２１のコレクタにはさら
に、バイポーラトランジスタＴ２７及び電流源Ｃ８２を
含む第１エミッタフォロワー回路及びバイポーラトラン
ジスタＴ２９及び負荷抵抗ＲＩＯを含む第１エミッタ７
オロワー出力回路が接続されている。 一方、トランジスタＴ２２のコレクタには、さらに、バ
イポーラトランジスタＴ２Ｂ及び電流源Ｃ８３を含む第
２エミッタフォロワー回路及びバイポーラトランジスタ
Ｔ３０及び負荷抵抗Ｒ１１を含む第２エミッタフォロワ
ー出力回路が接続されている。上記第１及び第２エミッ
タフォロワー回路の出力は、トランジスタＴ２５及びＴ
２４のペース端子にそれぞれ供給されている。すなわち
、トランジスタＴ２１のコレクタ端子の電位はトランジ
スタＴ２７を介して、トランジスタＴ２５０ペース端子
に供給される。トランジスタＴ２２のコレクタ端子の電
位は、トランジスタＴ２８を介して、トランジスタＴ２
４のペース端子に供給される。そして、トランジスタＴ
２９及びＴ２Ｏのエミッメ端子から入力信号ＩＮに対し
て反転されたＥＣＬレベルの出力信号π及び入力信号Ｉ
Ｎと同相のＥＣＬレベルの出力信号ｏｕｔがそれぞれ出
力される。 内部反転クロックパルスＣＰのレベルが基準電位Ｖｂｂ
１のレベルより高い時、上記トランジスタＴ２６が動作
状態とされ、上記トランジスタＴ２４及びＴ２５からな
る差動回路に動作電源が供給される。一方、内部反転ク
ロックパルスＣＰのレベルが基準電位Ｖｂｂ１のそれよ
り低くされる時、上記トランジスタＴ２３が動作状態と
され、上記トランジスタＴ２１及びＴ２２からなる差動
回路に動作電源が供給される。したがって、クロックパ
ルスＣＰのレベルがローレベルトサレタ時、上記トラン
ジスタＴ２１又はＴ２２のいずれか一方が上記入力信号
ＩＮのレベル応答して、動作状態とされることによって
、入力信号ＩＮが、上記トランジスタＴ２１及びＴ２２
か、らなる差動回路にラッチされる。一方クロックパル
スＣＰのレベルがハイレベルとされた時、上記トランジ
スタＴ２１及びＴ２２にラッチされたデータが上記トラ
ンジスタＴ２４及びＴ２５にラッチされる。 尚、第５図に示されたラッチ回路は、非反転及び反転出
力信号ｏｕｔ及びｏｕｔを出力できる構成について示し
ている。しかし、上記トランジスタＴ２９及び抵抗ＲＩ
Ｏ又は上記トランジスタ’Ｉ’３０及び抵抗Ａｌｌのい
ずれか一方を削除することによって、第３図に示される
ような単一出力の入力ラッチ回路ＬＴが構成できること
は、容易に理解できるであろう。 第３図に示される７ドレスバツフアＡＤＢは、さらＫ、
対応するラッチ回１６ＬＴ・・・の出力信号ＡＯ〜Ａｊ
を受けて非反転及び反転内部アドレス信号ａ Ｏ＋ ａ
Ｏ＊・・・ａｉ、ａｉを形成するためのバッファ回路
ＢＣ・・・を含む。各々のバッファ回路ＢＣ・・・は、
一般的なＥＣＬ回路によって構成することが高速化の為
に有利である。 アドレスデコーダＡＤは、アドレスバッフ７ＡＤＨから
供給される非反転及び反転内部アドレス信号ａＱ 、
ａＱ 、・・・ａｉ、ａｉを受け、それをデコードする
ことによって、後述される複数のメモリセルの中から入
力されたアドレス信号に従う１つ又はそれ以上のメモリ
セルな選択するための選択信号を形成する。このアドレ
スデコーダＡＤは、ＥＣＬ回路及びワイヤードＯＲ論理
によって形成されたデコーダ部ＤＥＣ，バイポーラ・０
Ｍ０８回路によっ【構成されたレベル変換部ＬＥＣと０
Ｍ０８回路又はバイポーラ・０Ｍ０８回路によって構成
されたドライバ部を基本的に含む。このデコーダ部ＤＥ
Ｃは、アドレスバッンア人ＤＢから供給されるＥＣＬレ
ベルの内部アドレス信号なＥＣＬレベルのままでデコー
ドする。そして、デコードされたＥＣＬレベルの内部信
号は、レベル変換部ＬＥＣＫよってＥＣＬレベルから０
ＭＯ８レベルに変換される。そして、０ＭＯ８レベルに
変換された信号がドライバ一部ＤＲに供給される。 したがって、アドレスデコーダＡＤのデコード時間は、
デコーダ部が高速なＥＣＬ回路によって構成される為、
短時間にされる。 メモリアレイは複数のメモリマットＭＡＴｏ。 ＭＡＴ！ 、ＭＡＴ２ 、 ・”、ＭＡＴｎ７Ｃ分割さ
れており、それぞれが同一な構成とされる。同図には、
メモリマットＭＡＴＯの構成が例示的に示されている。 メモリマットＭＡＴＯは複数のメモリセルＭＣそれらの
メモリセルに結合されたワード、ＩＩＷＩ〜Ｗｎ及び相
補データ線対Ｄｏ 、 Ｄｏ 、 ＝Ｄｎ 、 Ｄｎを
含む。結合的に、１つのメモリセルＭＣは１本のワード
線と一対の相補データ線対に結合される。 メモリマットＭＡＴＯはさらに、共通データ線対ＣＤＬ
Ｏ、ＣＤＬＯ及び、上記共通データ線対ＣＤＬｏ 、Ｃ
ＤＬｏと相補データ線対Ｄｏ 、ＤＯ。 −°°Ｄｎ、Ｄｎとの間にそのソースドレインパスが接
続された選択ＭＯ８ＦＢＴＹｓｏ、Ｙｓｏ・・・Ｙｓｎ
。 Ｙｓｎを含む。同図に示される様に、相補データ各のゲ
ート電極は、共通接続されるとともに１上記アドレスデ
コーダＡＤの出力端子に結合される。 上記アドレスデコーダＡＤは、アドレス信号に従って、
択一的に選択状態とされる選択信号Ｙ１・・・Ｙｎを対
応する選択ＭＯ８ＦＥＴＹｓＯ，ＹｓＯ。 ・・・Ｙｓｎ、Ｙｓｎのゲート電極に供給する。したが
って、メモリマットＭＡＴＯ内の一つのメモリセルの選
択は、１つのワード線と１対の選択ＭＯ８ＰＥＴをアド
レスデコーダＡＤによって選択することによって、行な
うことができる。 メモリマットＭＡＴＯを構成する各メモリセルは、特に
制限されないが、スタティック型メモリセルとされる。 すなわち、第３図に例示的に示される様に、メモリセル
の入出力ノードは、Ｎチャネル型の伝送ゲートＭＯ８Ｆ
ＥＴｔｒｌ及びｔｒ２のソース・ドレインパスを介して
、対応する相補データ線対Ｄｏ 、Ｄｏに結合される。 上記伝送ゲ−）ＭＯ８ＰＥＴｔｒｌ及びｔｒ２のゲート
電極はワード線Ｗ１に結合される。メモリセルは、さら
Ｋ、そのドレインとゲートとが交差結合され、そのソー
スが電極端子Ｖｅｅに結合されたＮチャネル型の一対の
駆動ＭＯ８ＦＥＴｄｌ及びｄ２と、上記駆動ＭＯ８ＦＥ
Ｔｄｌ及びｄ２のそれぞれのドレインと電源端子Ｖｓｓ
と間に結合された負荷抵抗ＲＬＩ及びＲＬ２を含む。こ
の負荷抵抗Ｒ，Ｌｌ及びＲＬ２は、高抵抗値とされた多
結晶シリコンで形成することができる。また、この負荷
抵抗ＲＬＩ及びＲＬ２は一対Ｐチャネル型のＭＯＳＦＥ
Ｔで形成することもできる。この場合、負荷抵抗ＲＬＩ
（ＲＬ２）を構成するＰチャネル型のＭＯＳＦＥＴと駆
動ＭＯ８ＦＥＴｄｒｌ（ｄｒ２）の各々のゲート電極は
共通接続されて、一つのＣＭＯＳインバータが形成され
る。 上記データ入力バッ７アＤＩＢは、ｎ−）−１個の入力
ラッチ回路ＬＴ・・・とｎ＋１個の入力ラッチ回路ＬＴ
・・・から出力されるＥＣＬレベルの出力信号を受ける
ｎ＋１個のバッフアゲ−）ＢＧを含む。 各々のバッファゲートＢＧは、ＥＣＬ回路又はバイポー
ラ・０Ｍ０８回路で構成することができる。 バッファゲートＢＧをＥＣＬ回路で構成する場合、デー
タ人カバッ７アＤＩＢもしくはライトアンプＷＡのいず
れかにＢｉ−０Ｍ０８回路によって形成されたＥＣＬ−
ＣＭＯＳレベル変換回路を含ませる必要がある。 上記バッファグー）ＢＧは、入力ラッチ回路ＬＴ。 ・・・から出力された出力信号を受けて、相補内部書き
込み信号ｄ ｗ Ｑ −ｄ ｗ Ｑを形成し、後述され
るライトアンプＷＡに供給する。上記相補内部書き込み
信号０副〜ｄｗＱはそれぞれ、非反転及び反転内部書き
込み信号ｄｗＱ、ｄｗｏ□−ｄｗｎ、ｄｗｎとして図示
される。 ライトアンプＷＡはｎ ＋ １個のライトアンプ回路Ｗ
ＡＯ〜ＷＡｎを含む。各ライトアンプ回路ＷＡ Ｏ＝Ｗ
Ａ ｎはデータ人カバ、７ＴＤＩＢ内の対応するバッフ
アゲ−）ＢＧかも供給される非反転及び反転内部書き込
み信号ｄｗＱ、ｄｗ□−ｄｗｎ。 ｄｗｎを受ける。各ライトアンプ回路ＷＡＯ〜ＷＡｎの
出力端子は、各メモリマットＭＡＴＱ〜Ｍ Ａ Ｔ ｎ
内に設けられた共通データ線対（ＣＤＬＯ。 ＣＤＬＯ）に結合される。それぞれのライトアンプ回路
ＷＡ Ｏ＝ＷＡ ｎはタイミング発生回路ＴＧから供給
されるＣＭＯＳレベルのライトパルスφＷヲ共通に受け
、ローレベルのライトパルスφＷに応答して動作状態と
される。 各ライトアンプ回路ＷＡＯ−ＷＡｎは、０Ｍ０８回路に
よって構成され、入力される非反転及び反転内部書込み
信号ｄｗＱ、ｄｗＯ−ｄｗｎ、ｄｗｎのレベルに対応す
る様に共通データ線対（ＣＤＬＯ。 ＣＤＬＯ）のレベルをＣＭＯＳレベルのハイレベル及ヒ
ローレベル、又はＣＭＯＳレベルのローレベル及びハイ
レベルに変化させる。メモリマットＭＡＴＯのワード線
１及びデータ線対ＤＯ，Ｄ。 に結合されたメモリセルにデータが書き込まれる場合、
アドレスデコーダＡＤはワードＷ１を選択レベルとする
とともに、選択レベルとされた選択信号Ｙ１を発生し、
選択ＭＯ８ＦＥＴＹｓＯ，Ｙｓ０がオン状態とされる。 したがって、ライトアンプＷＡ ＯＫよって変化された
共通データ線対ＣＤＬｏ。 ＣＤＬｏの電位が相補データ線対Ｄｏ 、ＤＯに伝達さ
れる。一方、メモリセルＭＣの伝送ＭＯ８ＦＥＴｔｒｌ
及びｔｒ２はオン状態とさせられているため、相補デー
タ線対Ｄｏ 、ＤＯ上の電位は、メモリセルＭＣの記憶
ノードに伝送される。その結果、駆動ＭＯ８ＦＥＴｄ
１ 、ｄ ２のオン及びオフ状態又はオフ及びオン状態
が決定され、データがメモリセルＭＣＫ書きこまれる。 ライトアンプＲＡは、各メモリマットＭＡＴＯ〜ＭＡＴ
ｎＫ対応し【設けられたライトアンプ回路ＲＡＱ−ＲＡ
ｎを含む。第３図には、ライトアンプ回路ＲＡＯが詳細
に示されており、他のライトアンプ回ＮＲＡ１−ＲＡＯ
も同様な構成とされる。 ライトアンプ回路ＲＡｏは、そのエミッタが共通接続さ
れた差動バイポーラトランジスタｄｂｌ及びａｂ２と、
その共通エミッタと電源端子Ｖｅｅとの間にそのソース
・ドレインパスが結合された電流供給用ＭＯ８ＦＥＴＣ
５Ｍとを含む。ライトアン７’ＲＡ Ｏは、さらに、上
記トランジスタｄｂｌのベースと共通データ線ＣＤＬＯ
との間に設けられたレベルシフト用バイポーラトランジ
スタＬＳＢｚ及びレベルシフト用ダイオードＤ１、及び
、上記トランジスタｄｂ２のベースと共通データ、１ｌ
ｃＤＬ Ｏとの間に設けられたレベルシフト用バイポー
ラトランジスタＬ８Ｂ２及びレベルシフト用ダイオード
Ｄ２を含む。上記ＭＯ８ＦＥＴｃ、、の制御の為に、上
記ＭＯ８ＦＥＴｃｓｘのゲートと電圧源ＶＩＥとの間に
そのソース・ドレインパスが結合されたスイッチ用ＭＯ
８ＦＥＴ３ｗが設けられる。 上記Ｍ０８ＦＥＴｓｗのゲートには、リードアンプ選択
回路ＲＡＳＣかも供給されるタイミング信号（選択信号
）φｒＯが供給される。差動バイポーラトランジスタｄ
ｂｌ及びｄｂ２はセンスアンプとみなされ、そのコレク
タはデータ出力中間アンプＤＯＩＡＯに結合される。デ
ータ出力中間アン７’ＤＯＩＡＯは、センスアンプから
の相補出力信号Ｃ１Ｃを増嘱し、データ出力バッファＤ
ＯＢへ供給する。メモリマットＭＡＴＯからデータを読
み出す場合、上記タイミング信号φｒＯがハイレベルと
され、上記ＭＯ８ＦＥＴｓｗがオン状態とされる。それ
によって、電圧源ＶＩＥの電位がＭＯ８ＦＥＴｃｓ、の
ゲートに供給されて、そのＭＯ８ＦＥＴｃｓ、がオン状
態とされる。それによって、動作電流が差動バイポーラ
トランジスタｄｂｌ及びｄｂ２に供給される。その状態
において、差動バイポーラトランジスタａｂ１及びｄｂ
２はレベルシフトされた共通データ線対ＣＤＬＯ。 ＣＤＬＯ上の電位をそのベース端子に受ける。上記共通
データ線対ＣＤＬＯ、ＣＤＬＯの電位は読み出されるべ
きデータに対応してハイレベル及びローレベル又はロー
レベル及びハイレベルトサしているため、ハイレベルの
電位をベースに受ける差動トランジスタがオン状態とさ
れ、他方の差動トランジスタがオフ状態とされる。デー
タ出力中間アンプＤＯＩＡＯは差動トランジスタｄｂｌ
及びａｂ２のコレクタ出力を増憎し、相補内部読出し信
号ｄｒＱ、ｄｒｏを形成する。上記相補内部読出し信号
ｄｒｃ、ｄｒｏはデータ出力バッファＤＯＢＫ供給され
、それが動作状態とされていることを条件として、読出
しデータＤＲＯとしてチップ外部に出力される。 上記データ出力バッファＤＯＢは、各リードアンプ回路
ＲＡ Ｏ＝ ＲＡ ｎから出力される相補内部読出し信
号ｄｒｏ、ｄｒＯ−ｄｒｎ、ｄｒｎをそれぞれ受ける出
力バッファ回路ＤＢ・・・を含む。上記出カバソファ回
路ＤＢ・・・は、それぞれ、タイミング信号φｏｅＱ〜
φｏｅｎによりて、その動作状態が制御される。各々の
出力バッファ回路ＤＢは、第９図に示される回路構成と
することができる。すなわち、出力バクファ回路ＤＢは
、相補内部読出し信号ｄｒＱ、ｄｒＱをそのベースに受
ける差動形態のバイポーラトランジスタＴ３６及びＴ３
７、上記トランジスタＴ３７のエミッタ・コレクタパス
と並列接続されたエミッタ・コレクタパスヲ持つバイポ
ーラトランジスタＴ３８、上記トランジスタＴ２６及び
Ｔ２７のコレクタと電源端子Ｖｓｓとの間に設けられた
負荷抵抗Ｒ１５及びＲ１６、及び上記トランジスタＴ３
６及びＴａ２の共通エミッタと電源端子Ｖｅｅとの間に
結合された電流源Ｃ８６とを含む。上記トランジスタＴ
３８のベースは、インバータ回路ＩＮＶを介してタイミ
ング信号φｏｅＱを受けるようにされる。上記出力バッ
ファ回路ＤＢは、さらに、出力バイポーラトランジスタ
Ｔ３９を含む。上記出力トランジスタ’１’３９０ベー
スは上記負荷抵抗Ｒ１６と上記トランジスタＴ３７のコ
レクタの接続点に結合される。 さらに上記出力トランジスタＴ３９のコレクタは電源端
子Ｖｓｓｏに、そのエミッタは外部出力端子Ｅｘｔに結
合される。すなわち、上記出力トランジスタはオープン
エミッタ出力トランジスタとされる。 上記タイミング信号φＯｅＯがローレベルとされること
によって、コントロールトランジスタＴ３８はオン状態
とされる。したがって、上記出力トランジスタＴ３９０
ベース電位は低下し、その出力トランジスタＴ３９はオ
フ状態とされる。 そのため、出力トランジスタＴ３９のエミッタ電位は外
部設けられたプルダウン抵抗（図示せず）によって、は
ぼ回路の接地電位Ｖｅｅの様な値にされる。一方、上記
タイミング信号φｏｅＱがハイレベルとされることによ
ってコントロールトランジスタＴ３８はオフ状態とされ
る。この時、リードアンプ回路ＲＡＯから供給される内
部読出し信号ｄ ｗ Ｏ及ヒｄ ｗ □のハイレベル及
びローレベル又はローレベル及びハイレベルに応答して
、トランジスタＴ３６及びＴａ２の動作状態が決定され
る。 出カド２ンジスタＴ３６がオン状態とされるとき、上記
外部端子Ｅｘｔの電位は電源端子Ｖｓｓｏから供給され
る回路の電源電位Ｖｓｓの様なハイレベルとされる。一
方、出力トランジスタＴ３９がオフ状態とされる場合は
、上記で示される様に、外部端子Ｅｘｔの電位は回路の
接地電位Ｖｅｅの様なローレベルとされる。以上の様に
して、読出しデータＤＲＯが読み出される。 上記ブロック選択制御回路Ｂ８ＣＣは几＋１個の入力ラ
ッチ回路ＬＴ及びそれらのラッチ回路ＬＴの出力信号ｂ
ｋＱ〜ｂｋｌが供給される論理回路ＬＯＧＩＣＣＫＴを
含む。上記論理回路ＬＯＧＩＣＣＫＴは、更にアドレス
バッファ回路ＡＤＨから供給される所定の内部アドレス
信号ａｘを受けて、タイミング信号φｏｅｏ〜φｏｅｎ
を出力する。上記論理回路ＬＯＧＩＣＣＫＴは、入力ラ
ッチ回路に２ツチされた内部ブロック選択信号ｂｋＯ〜
ｂｋｌ及び内部アドレス信号ａｘにもとづいて、同時に
動作状態とされるべき出力バッファ回路ＤＢを判別し、
その動作状態とされるべき出力バッファ回路ＤＢに一時
的にハイレベルとされるタイミング信号を送出する。上
記タイミング信号φｏｅＱ〜φｏｅｎは一種の出力バッ
ファ回路選択信号とみなされる。このブロック選択制御
回路Ｂ８ＣＣは、出力されるべき読出しデータのｂｉｔ
数の細かい制御のために設けられている。それによって
、この半導体メモリの汎用性が拡大される。 上記リードアンプ選択回路ＲＡＳＣは、アドレスバクフ
ァＡＤＢから出力される内部アドレス信号ａＱ、ａＱ・
・・ａｎ 、ａｎの内の所定の内部アドレス信号ａｙを
受けて、メモリセルに保持されたデータが読み出される
べきメモリマットＭＡＴＯ〜ＭＡＴｎに結合されたリー
ドアンプ回路ＲＡＯ−ＲＡｎを動作状態とさせるための
制御信号φｒＱ〜φｒｎを発生する。 上記タイミング発生回路ＴＧは、外部から供給されるラ
イトイネーブル信号ＷＥをラッチするためのラッチ回路
ＬＴ及び上記ラッチ回路ＬＴから出力される反転内部ラ
イトイネーブル信号Ｗ１を受けて内部書込パルスφＷを
発生するライトパルス発生ユ二ッ）ＷＰＧ ＵＮＩＴ
を含む。上記ライトハルス発生ユニットＷＰＧ ＵＮ
ＩＴについては、第４図でさらに詳細に説明される。 第４図には、第１図又は第３図の論理機能付メモリのタ
イミング発生回路ＴＧの詳細な回路図が示されている。 同図には、タイミング発生回路ＴＧのうち、上述のライ
トイネーブル信号ＷＥを受ける入力ラッチとパルス拡幅
回路ＰＷＥ、レベル変換回路ＬＣ及び書き込みパルス発
生回路ＷＰＧが部分的に示されている。タイミング発生
回路ＴＧの他の回路については、この発明と直接関係が
ないので、説明を割愛する。なお、同図において、チャ
ンネル（バックゲート）部に矢印が付加されるＭＯＳＦ
ＥＴはＰチャンネル型であり、矢印の付加されないＮチ
ャンネルＭＯ８ＦＥＴと区別される。また、図示される
バイポーラトランジスタは、すべてＮＰＮ型トランジス
タである。尚、後述されるフリップフロップＢＦＩは第
３図に示されたタイミング発生回路ＴＧ内のラッチ回路
ＬＴＫ対応する。また、パルス拡幅回路ＰＷＥ、レベル
変換回路ＬＣ及び書き込みパルス発生回路ＷＰＧは第３
図に示される書き込みパルス発生ユニッ）ＷＰＧ Ｕ
ＮＩＴに含まれている。 第４図において、論理機能付メモリに供給されるライト
イネーブル信号ＷＥは、フリップフロップ回路ＢＦＩの
入力端子りに入力される。フリップフロップ回路ＢＦＩ
は、特に制限されないが、第５図に示される様なバイポ
ーラトランジスタからなるＥＣＬシリーズゲートで構成
することができる。フリップフロップ回路ＢＦＩの反転
クロック入力端子Ｃには、外部から供給される反転クロ
ック信号ＣＰが入力される。この反転クロック信号ＣＰ
は、通常ＥＣＬレベルのハイレベルとされ、所定の時間
間隔をおいて周期的にロウレベルとされる。フリップフ
ロップ回路ＢＦＩの非反転出力信号Ｑは、内部制御信号
ｗｅとして、タイミング発生回路ＴＧの図示されない他
のパルス発生回路に供給される。フリップフロップ回路
ＢＦＩの反転出力信号Ｑは、反転内部制御信号ｗｅとさ
れ、ノアゲート回路ＢＧＩの一方の入力端子に供給され
る。ノアゲート回路ＢＧＩは、第６図に示されるＥＣＬ
ゲート回路で構成することができる。 すなわち、第６図に示されるように、ノアゲート回路Ｂ
ＧＩは、そのベースに反転内部制御信号１１を受けるバ
イポーラトランジスタＴ３１．そのベースに反転内部ク
ロック信号「うを受けるバイポーラトランジスタＴ３２
、上記トランジスタＴ３１及びＴａ２のそれぞれのエミ
ッタが結合されたベースを有するバイボー２トランジス
タＴ３３、上記トランジスタＴ３３と差動形態で結合さ
れかつ、そのベースに基準電位Ｖｂｂ３が供給されたバ
イポーラトランジスタＴ３４、上記トランジスタＴ３３
と電源端子Ｖｅｅとの間に設けられた電流源Ｃ８４、上
記差動トランジスタＴ３３及びＴａ２の共通エミッタと
電源端子Ｖｅｅとの間に設ゆられた電流源Ｃ８５、上記
差動トランジスタＴ３３及びＴａ２のそれぞれのコレク
タと電源端子Ｖｓｓとの間に設けられた抵抗手段Ｒ１２
及びＲ１３、及び、出力バイボー２トランジスタＴ３５
及び抵抗手段Ｒ１４を含むエミッタ・７才ロワー出力回
路、とを含む。第６図から容易に理解できる様に、反転
内部制御信号ｗｅ及び反転内部クロック信号ｅｃｐが共
にローレベルの期間のみにおい【、出力信号Ｗτがロー
レベルとされる。 前述のように、この実施例の論理機能付メモリの入力動
作は、反転クロック信号ＣＰに従って同期化される。ま
た、論理機能付メモリの動作モードは、ライトイネーブ
ル信号ＷＥがロウレベルとされるとき読み出し動作モー
ドとされ、またライトイネーブル信号ＷＥがハイレベル
とされるとき書き込み動作モードとされる。ライトイネ
ーブル信号ＷＥは、反転クロック信号ＣＰの立ち下がり
エツジにおいて、フリップフロップ回路ＢＦＩに取り込
まれる。その結果、上記内部制御信号ｗｅ及び反転内部
制御信号Ｗ１が選択的にノ・イレベル又はロウレベルと
され、そのサイクルにおける論理機能付メモリの動作モ
ードが決定される。 反転クロック信号ＣＰは、それと実質的に同位相とされ
る反転内部クロック信号○として、パルス拡幅回路ＰＷ
Ｅを構成するトランジスタＴ１のベースに供給されると
ともに、タイミング発生回路ＴＧの他の回路及び、第３
図に示された入力ラッチ回路ＬＴ、・・・、ＴＬに供給
される。 パルス拡幅回路ＰＷＥは、上記トランジスタＴ１と差動
形態とされるトランジスタＴ２を含む。 トランジスタＴ１及びＴ２のエミッタは共通結合され、
さらにトランジスタＴ３及び抵抗Ｒ３を介して、所定の
電源電圧Ｖｅｓに結合される。トランジスタＴ３及び抵
抗Ｒ３は、差動トランジスタＴ１・Ｔ２に動作電流を供
給する定電流源として機能する。トランジスタＴ１及び
Ｔ２のコレクタは、対応する抵抗Ｒ１及びＲ２を介して
、回路の接地電位にそれぞれ結合される。トランジスタ
Ｔ２のベースには、所定のバイアス電圧ｖｂ１が供給さ
れる。 これにより、差動トランジスタＴ１・Ｔ２は、反転クロ
ック信号ＣＰに対し、上記バイアス電圧Ｖｂｌをｌ１ｍ
理スレッシホルトとする電流スイッチ回路として機能す
る。すなわち、反転クロック信号ＣＰのレベルが、バイ
アス電圧Ｖｂｌよりも高いＥＣＬレベルのハイレベルと
されるとき、トランジスタＴ１がオン状態となり、トラ
ンジスタＴ２はカットオフ状態となる。このとき、トラ
ンジスタＴ１のコレクタ電圧は、トランジスタＴ３を介
して供給される動作電流値と抵抗Ｒ１によって決まる所
定のＥＣＬレベルのロウレベルとされる。また、トラン
ジスタＴ２のコレクタ電圧は、回路の接地電位のような
ＥＣＬレベルのノーイレベルとされる。一方、反転クロ
ック信号ＣＰのレベルが、バイアス電圧ｖｂ１よりも低
いＥＣＬレベルのロウレベルになると、トランジスタＴ
１はカットオフ状態となり、代わってトランジスタＴ２
がオン状態となる。このとき、トランジスタＴｌのコレ
クタ電圧は、回路の接地電位のよ５なＥＣＬレベルのハ
イレベルトサレ、トランジスタＴ２のコレクタ電圧は、
トランジスタＴ３を介して供給される動作電流値と抵抗
Ｒ２によって決まる所定のＥＣＬレベルのロウレベルと
される。 トランジスタＴ１のコレクタと回路の接地電位との間に
は、特に制限されないが、抵抗Ｒ１と並列形態にキャパ
シタＣ１が設けられる。また、トランジスタＴ２のコレ
クタと回路の接地電位との間には、抵抗Ｒ２と並列形態
にキャパシタＣ２が設けられる。特に制限されないが、
抵抗Ｒ２には、さらにダイオードＤ１が、そのアノード
を回路の接地電位に結合する形で並列形態に設けられる
。 このうち、キャパシタＣ２は、後述するように、トラン
ジスタＴ２がオン状態に変化するときに比較的ゆっくり
とディスチャージされ、反転クロック信号ＣＰに対する
パルス拡幅回路ＰＷＨの遅延時間ｔｂを決定する。また
、キャパシタＣ１は、トランジスタＴ１がオン状態に変
化するときに比較的ゆっくりとディスチャージされ、パ
ルス拡幅回路ＰＷＥの出力信号すなわち反転内部クロッ
ク信号ｉ１のパルス幅ｔｗ２を決定する。ダイオードＤ
１は、トランジスタＴ２がオン状態とされるとき、その
コレクタ電圧が低くなりすぎないようにクランプする作
用を持つ。すなわち、トランジスタＴ２は、ダイオード
Ｄ１によって非飽和動作させられる。 トランジスタＴ１のコレクタ電圧は、トランジスタＴ４
及び抵抗Ｒ４からなるエミツタ７オロワ回路を介して、
トランジスタＴ５のベースに供給される。トランジスタ
Ｔ５は、トランジスタＴ６と差動形態とされる。トラン
ジスタＴ５及びＴ６の共通結合されたエミッタと回路の
電源電圧Ｖｅｓとの間には、トランジスタＴ７及び抵抗
Ｒ６からなる定電流源が設けられる。トランジスタＴ５
のコレクタは、上記トランジスタＴ２のコレクタに共通
結合され、トランジスタＴ６のコレクタは、抵抗ＢＩ５
を介して回路の接地電位に結合される。 トランジスタＴ６のベースには、上記バイアス電圧Ｖｂ
ｌが供給される。 これにより、差動トランジスタＴ５・Ｔ６は、トランジ
スタＴ４のエミッタ電圧すなわちトランジスタＴ Ｉの
コレクタ電圧よりトランジスタＴ４のベース・エミッタ
電圧分だけ低くされた内部信号に対して、バイアス電圧
Ｖｂｘを論理スレッシホルトとする電流スイッチ回路と
して機能する。 また、トランジスタＴ５は、そのコレクタが上記トラン
、ジスタＴ２のコレクタに共通結合されることで、トラ
ンジスタＴ２とともにノア（ＮＯＲ）ゲート回路形態と
される。トランジスタＴ２及びＴ５のコレクタ電圧は、
トランジスタＴ８及び抵抗Ｒ７からなるエミツタ７オロ
ワ回路を介して出力され、このパルス拡幅回路ＰＷＥの
出力信号すなわち反転内部クロック信号ｅｃｐとされる
。反転内部クロック信号ｅｃｐは、上述のノアゲート回
路ＢＧＩの他方の入力端子に供給される。 パルス拡幅回路ＰＷＥは、スの動作により、反転クロッ
ク信号ＣＰの立ち下がりに対して所定の遅延時間ｔｂを
持ち、また反転クロック信号ＣＰのパルス幅ｔ ｗ １
より大きなパルス＠ｔＷ２を持つ反転内部クロック信号
ｅｃｐを形成する。すなわち、反転クロック信号ＣＰが
・・イレペルとされるとき、・斗うンジスタＴ１がオン
状態となり、トランジスタＴ２はカットオフ状態となる
。このとき、トランジスタＴ１のコレクタ電圧は、ＥＣ
Ｌレベルのロウレベルとされる。また、トランジスタＴ
２のコレクタ電圧は、回路の接地電位のようすＥ ＣＬ
レベルのハイレベルとされ、キャパシタＣ２はディスチ
ャージされる。 反転クロック信号ＣＰがノ・イレベルからロウレベルに
変化されると、トランジスタＴ１がカットオフ状態とな
り、代わってトランジスタＴ２がオン状態となる。した
がって、トランジスタＴ２のコレクタ電圧は、所定のロ
ウレベルに変化しようとする。ところが、トランジスタ
Ｔ２を介して流される動作電流は当初キャパシタＣ２の
チャージ電流となることから、そのレベルは徐々にロウ
レベルに変化する。このため、反転内部クロック信号ｅ
ｃｐは、反転クロック信号ＣＰの立ち下がりに対し、キ
ャパシタＣ２の静電容量によって決まる所定の遅延時間
ｔｂだけ遅れてロウレベルとされる。トランジスタＴ１
がカットオフ状態となることで、そのコレクタ電圧は回
路の接地電位のようなハイレベルとされ、トランジスタ
Ｔ５がオン状態となる。トランジスタＴ１のコレクタ電
圧がハイレベルとされることで、キャパシタＣＩがディ
スチャージされる。 次に、反転クロック信号ＣＰが再度ハイレベルとされる
と、トランジスタＴ１がオン状態となり、トランジスタ
Ｔ２はカットオフ状態となる。これにより、トランジス
タＴ１のコレクタ電圧はロウレベルに変化しようとする
が、トランジスタＴ１を介して流される動作電流が尚初
キャパシタＣ１のチャージ電流となることから、そのレ
ベルは除徐にロウレベルに変化する。このため、この間
、トランジスタＴ５がオン状態を持続し、反転内部クロ
ック信号１１は、反転クロック信号ＣＰの立ち上がり変
化に対し、キャパシタＣ１の静電容量によって決まる所
定の遅延時間ｔｗ２だけ遅れてハイレベルとされる。言
うまでもなく、この遅延時間ｔｗ２は、反転内部クロッ
ク信号「うのパルス幅を決定する。 ノアゲート回路ＢＧＩの反転出力信号は、反転内部信号
ｊτ（第２の内部信号）として、レベル変換回路ＬＣを
構成するＰチャンネルＭＯ８ＦＥＴＱ２のゲートに供給
されるとともに、ＰチャンネルＭＯ８ＦＥＴＱｌ及びＱ
３のソースに供給される。この反転内部信号Ｗτは、通
常ハイレベルとされ、上記反転内部制御信号７７及び反
転内部クロック信号ｅｃｐがともにロウレベルとされる
とき、選択的にロウレベルとされる。 レベル変換回路ＬＣは、回路の接地電位と電源電圧との
間にトーテムポール形態に設けられる２個のバイポーラ
トランジスタＴ９及びＴ １０を含む。トランジスタＴ
９のペースと回路の接地電位との間には、上記Ｍ （Ｊ
Ｓ Ｆ Ｅ Ｔ Ｑ ２が設けられ、またトランジス
タＴ９のベースと回路の電源電圧との間には、Ｎチャン
坏ルＭ（ＪＳＦＥ’ｌ’Ｑ１２が設けられる。Ｍ Ｕ
Ｓ Ｆ ）！； ’Ｌ’ Ｑ、 １２のケートは、Ｎチ
ャンネルＭＯ８ＦＥＴＱ１１のゲートに共通結合され、
さらにそのドレインに結合される。八１０８Ｆ’ＥＴＱ
１１（７）／−スは、回路のｔｓｔ圧ＫＭ合される。ま
た、そのドレインと上記Ｍ ０８ Ｆ ＥＴＱ２のゲー
トとの間には、上記Ｍ ＯＳ Ｆ Ｂ ’ｌ’ Ｑ。 １が設けられる。ＭＯ８ＦＥＴＱ、］のゲートには、特
に制限されないが、所定のバイアス電圧ｖｂ２が供給さ
れる。これにより、ＭＯ８Ｆ’Ｅｉ’Ｑｌ及びＱｌｌは
、ＭＯ８壬’ＥＴＱ１２が、上記反転内部信号ＷＣに対
して、上記バイアス電圧■ｂ２によって決まる所定の論
理スレッシホルトを持つように作用する。 一方、トランジスタＴ１０のベーストソノコレクタとの
間には、ＮチャンネルＭＯ８ＦＥＴＱ１４が設けられる
。また、トランジスタ’ｌ’１Ｏ（７）ベースと回路の
電源電圧との間には、ＮチャンネルＭ（ＪＳＦＥＴＱ１
５が設けられる。ＭＯＳ）ｉ”ＥＴＱ１５のゲートは、
トランジスタＴＩＯのコレクタに共通結合される。Ｍ０
８ＦＥＴＱ１４のゲートと回路の電源電圧との間には、
ＮチャンネルＭＵＳＦＥＴＱ１３が設けられる。ＭＯ８
ＦＥＴＱ１３は、そのゲートがそのドレインに共通結合
されることＫよって、ダイオード形態とされる。ＭＯ８
ＦＥＴＱ］３のドレインと上記Ｍ ＯＳ ＦＥ ’ｌ’
Ｑ ２のケートとの間には、上記Ｍ ＯＳ ＦＥ ｉ
’ Ｑ ３が設ケラれる。Ｍ ＯＳ Ｆ Ｅ ’Ｉ’
Ｑ ３のケートには、所定のバイアス電圧ｖｂ３が供給
される。これによジ、Ｍ （Ｊ Ｓ Ｐ’ Ｅ Ｔ Ｑ
３及びＱ１３は、Ｍ ＯＳ Ｆ Ｅ’１’ Ｑ１４が
、反転内部信号ｗｅに対して、バイアス電圧ｙｂ３によ
って決まる所定の論理スレッシホルトを持つように作用
する。 トランジスタＴ９のエミッタ及びトランジスタＴＩＯの
コレクタの共通結合されたノードのレベルは、レベル変
換回路ＬＣの出力信号すなわち内部信号ｍ ｗ ｃとし
て、タイミング発生回路ＴＧの書き込みパルス発生回路
ＷＰＧに供給される。 反転内部信号ＷＣが所定の）・イレペルとされるとき、
ＭＯ８ＦＥＴＱ１２及びＱ１４はともにオン状態となり
、Ｍ ＯＳ ｌ＝’ Ｅ ’１’ Ｑ ２はオフ状態と
なる。これＫより、トランジスタＴ９は、そのベース電
流が切断され着たそのベース容量がディスチャージされ
ることでカットオフ状態となり、トランジスタＴＩＯは
、そのコレクタ電位が充分低下するまでの間ＭＯ８ＦＥ
ＴＱＩ ４を介（５，てペース電流が流されることでオ
ン状態となる。このため、レベル変換回路ＬＣの出力信
号すなわち内部信号ｍ ｗ ｃは、はぼ回路の電源電圧
のようなＣＭ（ＪＳレベルのロウレベルとされる。一方
、反転内部信号ｗｃが所定のロウレベルとされると、Ｍ
ＯＳＦＥＴ０．１２及びＱ１４Ｖｉオフ状態となり、代
わってＭＯ８ＦＥＴＱ２がオン状態となる。これにより
、トランジスタＴ９がオン状態となり、トランジスタＴ
１０はオフ状態となる。このため、レベル変換回路Ｌ
Ｃの出力信号すなわち内部信号ｍｗｃは、回路の接地電
位よりトランジスタＴ９のベース・エミッタ電圧分だけ
低下されたＣＭＯＳレベルのハイレベルとされる。 曹き込みパルス発生回路ＷＰＧは、時に制限されないが
、ノアケート回路ＮＯＧ！及びＮ０Ｇ２が父差接続され
てなるフリップフロ７１回路Ｆ Ｉ”１を基本構成とす
る。ノアケート回路Ｎ０ＧＩ及びＮ（ＪＧ２を含む書き
込みパルス発生回路ＷＰＧの各回路素子は、そのＩ介と
んどがＣ〜１０Ｓによって構成される。たとえば、それ
ぞれのノアケート回路Ｎ０Ｇ１及びＮ０Ｇ２は、第７図
に示される様に、電源端子Ｖｓｓと出力端子ｏｎｔと間
でそのソース・ドレインパスがシリーズ接続されたＰチ
ャネルＭ（Ｊ８ＦＥ’ｌ″Ｍｌ及びＭ２と出力端子Ｏｕ
ｔと電源端子■ｅｅとの間にそのリースドレインバスが
並列接続さねたＮチャネルＭＯＳ Ｆ Ｅ’１’Ｍ３及
びＭ４によって、構成することができる。 尚、ＭＯ８ＦＥ’ｌ’Ｍｘ及びＭ２のゲート電極は、そ
れぞれＭＱＳＦＥＴＭ３及びＭ４のゲート電極に結合さ
れて、入力端子ＩＮｌ及びＩＮ２を構成する。ノアケー
ト回路Ｎ０Ｇ１の一方の入力端子は、フリップフロップ
回路Ｆ Ｆ １のセット入力端子とされ、上記レベル変
換回路ＬＣから内部信号ｍｗｃが供給される。ノアケー
ト回路Ｎ０Ｇ２の一方の入力端子は、フリップフロ７１
回路ｋ” Ｆｌのリセット入力端子とされ、インバータ
回路Ｎ６の出力信号すなわちリセット信号ｒｗｐが供給
される。ノアゲート回路Ｎ０ＧＩの出力信号は、フリッ
プフロップ回路ＦＦ１の反転出力信号すなわち反転内部
信号ｗｐとして、出力トランジスタＴ１１のベースに供
給される。また、ノアゲート回路Ｎ０Ｇ２の出力信号は
、フリップフロップ回路ＦＦＩの非反転出力信号すなわ
ち内部信号ｗｐとし２て、インバータ回路Ｎ２の入力端
子に供給される。インバータ回路Ｎ２は、インバータ回
路Ｎ３と直列形態とされ、遅延回路ＤＬＩを構成する。 インバータ回路Ｎ３の出力信号は、ナントゲート回路Ｎ
ＡＧ１の第２の入力端子に供給されるとともに、４個の
インバータ回路Ｎ４〜Ｎ５からなる遅延回路ＤＬ２を経
て、上記ナントゲート回路ＮＡＧＩの第３の入力端子に
供給される。ナントゲート回路ＮＡＧＩの第１の入力端
子には、上記内部信号ｍｗｃのインバータ回路Ｎ１によ
る反転信号が供給される。ナントゲート回路ＮＡＧ１の
出力信号は、インバータ回路Ｎ６を経て、上記リセット
信号ｒｗｐとされる。尚、上記ナントゲート回路は、一
般的なＣＭ（Ｊ８ナントゲート回路で構成することがで
きる。 内部信号ｍＷＣがＣＭＯＳレベルのロウレベルとされる
とき、インバータ回路Ｎ１の出力信号はハイレベルとな
る。したがって、その直前においてフリップフロップ回
路Ｆ Ｆ １がセット状態とされ内部信号ｗｐがハイレ
ベルであると、リセット信号ｒｗｐがハイレベルとなり
、フリップフロッグ回路Ｆ Ｆ １はリセット状態とさ
れる。 内ｍｓ号ｍｗｃがｃＭｏｓレベルの）１イレベルとされ
ると、インバータ回路Ｎ１の出力信号がロウレベルとな
る。それによって、リセット信号ｒｗｐは、強制的にロ
ウレベルとされる。したがって、フリップフロップ回路
ＦＦ１の内部信号ｗｐ出力端子と、そのリセット端子と
の間の経路は、等制約に偶数段のインバータ回路が存在
するため、リングオシレータが存在するように見える。 しかシナがら、インバータＮｌによって、上記リングオ
シレータの発振が防止される。また、内部信号ｍ ｗ
ｃがハイレベルとされることで、フリップフロップ回路
ＦＦＩの反転出力信号すなわち反転内部信号ｗｐがロウ
レベルとなる。これにより、フリップフロップ回路ＦＦ
Ｉの非反転出力信号すなわち内部信号ｗｐが、ハイレベ
ルとなり、フリップフロッグ回路ＦＦｌけいわゆるセッ
ト状態とされる。フリップフロップ回路ＦＦ１は、内部
信号ｍｗｃがロウレベルに戻された後も、リセット信号
ｒ ｗ ｐがハイレベルとされるまでセット状態を保持
する。 内部信号ｗｐのハイレベルは、遅延回路ＤＬ１及びＤＬ
２を経て、ナントゲート回路ＮＡＧ１の第２及び第３の
入力端子に伝達される。このとき、内部信号ｍＷＣはロ
ウレベルとされインバータ回路Ｎ１の出力信号はハイレ
ベルとされることから、リセット信号ｒｗｐがハイレベ
ルとなる。このため、フリップフロップ回路ＦＦＪはリ
セット状態とされ、反転内部信号ｗｐはハイレベルとな
り、内部信号ｗｐはロウレベルとなる。これらのことか
ら、フリップフロッグ回路ＦＦＩの出力信号すなわち反
転内部信号ｗｐは、レベル変換回路ＬＣの出力信号すな
わち内部信号ｉｎ Ｗ Ｃがハイレベルとされることで
立ち下がり、遅延回路ＤＬＩ及びＤＬ２の遅延時間に相
当するパルス＠を持つネガティブパルスとされる。尚上
述のインバータ回路Ｎ１〜Ｎ５のそれぞれは、第８図に
示されるＰチャネルＭＯ８ｆ”ＥＴＭ５とＮチャネルＭ
Ｏ８ＦＥＴＭ６を含むＣＭＯＳインバータ回路によって
構成することができる。 書き込みパルス発生回路ＷＰＧＦｉ、特に制限されない
が、トーテムポール形態とさねるバイポーラトランジス
タ１１１１及びＴＩ２を基本構成とするバイポーラ・Ｃ
ＭＯ８複合駆動回路を含む。トランジスタＴｌｌのコレ
クタは回路の接地電位に結合され、そのベースには上記
反転内部信号ｗｐが供給される。トランジスタＴ１２の
エミッタは、回路の電源電圧に結合される。また、トラ
ンジスタＴＩ２のベースとそのコレクタとの間にはＮチ
ャンネルＭＯ８ＦＥＴＱＩ ６が設けられ、そのベース
と回路の電源電圧との間にはＮチャンネルＭＯ８ＦＥＴ
Ｑ１７が設けられる。Ｍ ０８ ｋ’ Ｅ ’１’ Ｑ
１６のゲートＶＣは、特に制限されないが、レベル変換
回路ＬＣの出力信号すなわち内部信号ｍｗｃが供給され
る。また、ＭＯ８ＦＥＴＱＩ ７のケートは、トランジ
スタ’１１’ １２のコレクタに共通結合される。トラ
ンジスタＴｌｌのエミッタ及びトランジスタＴ１２のコ
レクタの共通結合されたノードのレベルは、−１ｉｎ込
みパルス発生回路ＷＰＧの出力信号すなわち上記反転タ
イミング信号φＷとされる。 内部信号ｍ ｗ ｃがロウレベルとされ反転内部信号Ｗ
ｐがハイレベルとされるとき、トランジスタＴｌｌがオ
ン状態となり、トランジスタ’ｌ’１２は、ＭＯ８ＦＥ
ＴＱＩ ６がオフ状態とされそのペース電流が流されな
いことでカットオフ状態となる。 このため、反転タイミング信号φＷは、回路の接地電位
からトランジスタＴｌｌのベース・エミッタ電圧分だけ
低くされたＣＭＯＳレベルのノ・イレベルとされる。内
部信号ｍｗｃがノーイレベルとされ反転内部信号ｗｐが
ロウレベルとされると、トランジスタ’Ｉ’ｌｌｄカッ
トオフ状態となり、代わってトランジスタＴ１２がオフ
状態となる。このため、反転タイミング信号φＷは、回
路の電源電圧のようなＣＭＯＳレベルのロウレベルとさ
れる。 このようなバイポーラ・ＣＭＯ８複合、駆動回路が設け
られることで、書き込みノくルス発生回路ＷＰＧから出
力される反転タイミング信号φＷの駆動能力が拡大され
る。 第１０図には、第４図のタイミング発生回路ＴＧの一実
施例のタイミング図が示されている。同図に従って、こ
の冥施例のタイミング発生回路ＴＧの動作の漿要を説明
する。 第１０図において、論理機能付メモリは、反転クロック
信号ＣＰの立ち下がり変化に先立ってライトイネーブル
信号ＷＥがハイレベルとされることで、薔き込み動作モ
ードとされる。 タイミング発生回路ＴＧでは、反転クロック信号ＣＰの
立ち下がりエツジにおいてライトイネーブル信号ＷＥが
ハイレベルであることから、ツリツブフロップ回路ＢＦ
Ｉがセット状態とされ、その反転出力信号Ｑすなわち反
転内部制御信号ｗｅがロウレベルとされる。この反転内
部制御信号ｗｅは、ノアゲート回路ＢＧ１によりて、パ
ルス拡幅回路ＰＷＥの出力信号すなわち反転内部クロッ
ク信号ｅｃｐと負論理の論理積がとられ、反転内部信号
ｗｃが形成される。前述のように、反転内部クロック信
号ｅｃｐは、反転クロック信号ＣＰに対しキャパシタＣ
２の静電容量によって決まる所定の遅延時間ｔｂだけ遅
延される。また、反転内部クロック信号ｅｃｐは、キャ
パシタＣ１の静電容量によって決まる所定のパルス＠ｔ
Ｗ２’ｆｔ持−Ｄように設計される。つまり、上記遅延
時間ｔｂは、フリップフロップ回路Ｂ Ｆ １の状態遷
移時間をカバーし、反転タイミング信号φＷの立ち上が
りタイミングを設定する。また、上記ノくルス幅ｔｗ２
は、レベル変換回路ＬＣによるレベル変換動作を充分保
証しつる時間幅とされる。 反転内部信号ｗｃは、レベル変換回路ＬＣによって反転
され、さらにＣＭＯＳレベルに変換された後、内部信号
ｍｗｃとされる。 書き込みパルス発生回路ＷＰＧでは、内部信号ｍｗｃが
ハイレベルとされることで、まずフリップフロップ回路
ＦＦＩの反転出力信号すなわち反転内部信号ｗｐがロウ
レベルとされる。同時にその非反転出力信号すなわち内
部信号ｗｐはノ・イレベルとされる。ツリツブフロップ
回路Ｆ Ｉ” １は、内部信号ｍ ｗ ｃがロウレベル
に戻された後も、リセット信号ｒｗｐがノ・イレベルと
されるまでセット状態を保持する。反転内部信号ｗｐは
、バイポーラ・ＣＭＯ８複合駆動回路を経て、書き込み
ノ（ルス発生回路ＷＰＧの出力信号すなわち反転タイミ
ング信号φＷとされる。 内部信号ｗｐが）・イレペルとされてから遅延回路ＤＬ
Ｉの遅延時間ｔｄ１が経過し、さらに遅延回路ＤＬ２の
遅延時間ｔｄ２が経過すると、リセット信号ｒｗｐが７
１イレベルとなる。これにより、フリップフロップ回路
ＦＦＩはリセット状態とされ、反転内部信号ｗｐ及び反
転タイミング信号φＷはハイレベルとなる。リセット信
号ｒｗｐは、内部信号ｗｐがロウレベルとされてから遅
延回路ＤＬＩの遅延時間ｔａ１が経過すると、ロウレベ
ルに戻される。 以上のように、この実施例の論理機能付メモリの入力動
作は、反転クロック信号ＣＰに従って同期化される。論
理機能付メモリが書き込み動作モードとされるとき、ラ
イトアンプＷＡに供給される書き込みパルスすなわち反
転タイミング信号φＷは、ライトイネーブル信号ＷＥを
上記反転クロック信号ＣＰｌＣよって取り込んだ後、論
理機能付メモリのタイミング発生回路ＴＧ＆Ｃよって自
律的に形成される。反転クロック信号ＣＰは、ＥＣＬレ
ベルとされ、ＥＣＬ論理回路の動作限界にそった極めて
狭いパルス幅を持つものとされる。また、書き込みパル
ス発生回路ＷＰＧは、低消費電力化を削減しレイアウト
所要面積を縮小するため、ＣＭＯ８論理回路によって構
成される。このため、この実施例の論理機能付メモリで
は、１ず反転クロック信号ＣＰをパルス拡幅回路ＰＷＨ
に入力し、その立ち下がりを所定の遅延時間ｔｂだけ遅
延させるとともに、そのパルス幅をレベル変換回路ＬＣ
のレベル変換動作が安定して行われるようなパルス幅ｔ
ｗ２とする。パルス拡幅回路）’Ｗ ）：の出力信号は
、ライトイネーブル信号ＷＥに従っテ形成される内部制
御信号と陶理績がとられ、レベル変換回路ＬＣｔｔｃ伝
達され、さらに書き込みパルス発生回路ＷＰＧＩＣ供給
される。こｉｌにより、反転クロック信号ＣＰが極めて
小さなパルス幅とされるにもかかわらず、レベル変換回
路ＬＣによるレベル変換動作は安定して行われ、タイミ
ング発生回路ＴＧの書き込みパルス発生回路ＷＰＧの動
作が安定化されるものである。 以上の本実施例に示されるように、この発明をバイポー
ラ・ＣＭＯ８型Ｏ８Ｍを基本構成とするＥＣＬインタフ
ェースの論理機能付メモリ等の半導体集積回路装置に適
用した場合、次のような効果が得られる。 （１）極めてパルス幅の狭いクロック信号又はそれに従
って形成される内部信号は、パルス拡幅回路によってそ
のパルス幅が拡幅された後、レベル変換回路に供給され
る。 上記パルス拡幅回路は、上記レベル変換回路のゲート遅
延時間ｔｐｄとほぼ同一またはそれ以上のパルス幅をも
つように、パルス幅の狭いクロック信号のそのパルス幅
全拡大する。それによって、レベル変換回路のレベル変
換動作が安定化される。 したがって、上記クロック信号又はそれに従って形成さ
れる内部信号の信号レベルを、確実に所定の信号レベル
に変換できるという効果が得られる０（２）上記（１１
項により、例えば論理機能付メモリ等の！き込みパルス
発生回路の動作を安定化［７、タイミング条件を満足し
つる書き込みパルスを形成できるという効果が得られる
。 （３）上記（１）項及び（２）項により、書き込みパル
ス発生回路を含む論理機能付メモリ等の誤動作を防止し
、その信頼性を高めることができるという効果か得られ
る。 以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱し７ない範囲で種々変更
可能であることはいうまでもない。例えば、第１図の回
路図において、パルス拡幅回路ＰＶＶＥは、複数のバイ
ポーラゲート回路を直列形態に接続することで、遅延時
間ｔｂ及びパルス幅ｔＷ２を況定するものであってもよ
い。 また、書き込みパルス発生回路ＷＰＧの遅延回路ＤＬＩ
及びＤＬ２を構成するＣ Ｍ ０８インバ一タ回路の段
数は任意である。ライトイネーブル信号ＷＥや反転クロ
ック信号ＣＰ及び反転タイミング信号φＷ等は、それぞ
れ論理条件が反転されるものであってもよい。パルス拡
幅回路ＰＷＥ、レベル変換回路ＬＣ，書大込みパルス発
生側路ＷＰＧは１、電源電圧の極性を反転できれば、Ｎ
ＰＮ型トランジスタに換えてＰＮＰＮＰ型トランジスタ
ラ、ま九ＰチャンネルＭ ＯＳ Ｆ Ｅ ’ｌ’及びＮ
チャンネルＭＯ８ＦＥＴを入れ換えて構成することがで
きる。 第１図のブロック図において、メモリセルは０Ｍ０８に
より構成されるものであってもよいし、メモリアレイＭ
ＡＲＹは複数のメモリマットにより構成されるものであ
ってもよい。さらに、第４図に示されるタイミング発生
回路ＴＧの具体的な回路構成や第１図に示される論理機
能付メモリのブロック構成及び制御信号やタイミング信
号の組み合わせ等１種々の実施形態を採りうる。 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である論理機能付メモリの
書き込みパルス発生回路に適用［７た場合について説明
Ｅ７たが、それに限定されるものではなく、例えば、論
理機能付メモリのクロック分配回路等にも適用すること
もできる。この場合、例えば反転クロック信号ＣＰをパ
ルス拡幅回路ＰＷＥＫよって拡幅してレベル変換［２、
さらＫもとのパルス幅に縮小した後、内部クロック信号
として各回路に分配することができる。これによシ、極
めてパルス幅の小さな反転クロック信号ＣＰをもとに％
同様なパルス幅を持つＣＭＯＳレベルの内部クロック信
号を得ることができる。この発明は、さらにバイポーラ
・０ＭＯ８型１（、ＡＭ単体で用いられるものや論理機
能付メモリを含む各種のディジタル装置等にも適用でき
る。本発明は、少なくとも極めて狭いパルス幅の入力信
号のレベル変換処理を必要とする半導体集積回路装置に
広くオリ用できる。 第１１図には、山記第１図及び第３図に示されたタイミ
ング発生回路ＴＧの他の実施例が示されている。この実
施例が適用される論理機能付メモリにおいて、そのメモ
リアレイＭＡＲＡＹ及びそのメモリマフ トＭ Ａ Ｔ
ｏ −Ｍ Ａ Ｔ ｎには、上記複数のメモリセルＭ
Ｃと、上記メモリセルと同様な構成とされる１個のダミ
ーセルが含まれているものと見なされる。これらのメそ
リセル及びダミーセルは、特に制限されないが、２個の
ＣＭＯＳインバータ回路が互いに交差接続されてなるラ
ッチを基本構成とする。すなわち、第３図に示された高
抵抗負荷型スタティックメモリセルはＣＭＯＳスタティ
ックメモリセルに変更されて、以下の説明が行なわれる
。ダミーセルは、上記ワード巌及び相補データ線のいず
れにも結合されず、後述するように、タイミング発生回
路ＴＧの蛋き込みパルス発生回路ＷＰＧを構成する回路
素子とし７て利用される。 すなわち、第１１図に示された上記省き込みパルス発生
回路ＷＰＧは、上記ダミーセルと、このダミーセルの出
力信号に従ってそのリセット信号を形成する遅延回路と
を含む。遅延回路の遅延時間は、特に制限されないが、
論理機能付メモリの所定の試験工程においてパッドＰｓ
ｉ〜ＰＳ３を介して供給される選択信号Ｓ］〜Ｓ３に従
って、段階的に設定される。すなわち、上記選択信号８
１〜Ｓ３は、上記書き込みパルスのパルス幅を決定する
ために利用される。これらの選択信号８１〜Ｓ３は、上
記ダミーセルの動作特性に従って選択的に形成される。 つまり、書き込みパルスのパルス幅は、ダミーセルすな
わちこのダミーセルと同様なプロセスバラツキを呈する
メモリセルの動作特性にみあって、設定され、最適化さ
レル。 第１１図において、特に制限されないが１ タイミンク
発生回路ＴＧの周辺には、論理機能付メモリの所定の試
験工程において利用されるパッドＰｗｅ、Ｐｅｐ、Ｐｓ
１〜Ｐｓ３及びｌ’ｗが設けられる。また論理機能付メ
モリの所定の試験工程において、上記ライトイネ−フル
信号Ｖｌ／Ｅ及び反転クロック信号ＣＰは、外部に接続
される試験装置から対応するパッドｐｗｅ及びＰｃｐｙ
介して直接供給される。 尚、以下の説明において、特に述べないかぎり、第４図
と同一符号（記号）が付された部分は互いに同一、ある
いは、互いに対応する部分を示している。 第１１図に示されたタイミングパルス発生回路ＴＧは、
Ｗ、４図と同様に、外部から供給されるライトイネーブ
ル信号ＷＥＱ保持するフリップフロップ回路ＢＦＩを含
む。さらに、このフリップフロップ回路ＢＦＩは、外部
から供給される反転クロックパルスＣＰのローレベルに
応答して上記ライトイネーブル信号ＷＥをその内部にラ
ッチする。 反転クロック信号ＣＰは、さらに遅延回路ＢＤ１の入力
端子に供給される。遅延回路ＢＤＩは、Ｉ＃に制限され
ないが、バイポーラトランジスタからなる電流スイッチ
回路を基本構成とする。遅延回路ＢＬ）１の出力信号は
、反転遅延クロック信号ｄｃｐとして、ノアゲート回路
ＢＧｔの一方の入力端子に供給される。 フリツプフロツプ回路ＢＦＩの非反転出力信号Ｑｌ−ｔ
、 ％に制限されないが、内部ライトイネーブル信号ｗ
ｅとして、タイミング発生回路ＴＧの図示されない他の
パルス発生回路に供給される。フリップフロップ回路Ｂ
Ｆ１の反転出力信号Ｑは、反転内部ライトイネーブル信
号ｗｅとされ、上記ノアゲート回路ＨＧＩの他方の入力
端子に供給される。ノアゲート回路ＢＧＩは、バイポー
ラトランジスタからなるＥＣＬシリーズゲート回路を基
本構成とする。 前述のように、この実施例の論理機能付メモリの入力動
作は、反転クロック信号ＣＰに従って同期化される。ま
た、論理機能付メモリの動作モードは、ライトイネーブ
ル信号ＷＥに従って、選択的に読み出し２モード又は書
き込みモードとされる。 ライトイネーブル信号ＷＥは、反転クロック信号ＣＰの
立ち下がりエツジにおいて、フリップフロップ回路ＢＦ
ＩＫ取り込まれる。 ノアゲート回路ＢＧＩの出力信号すなわち内部信号ＷＣ
は、レベル変換回路ＬＣのＰチャンネルＭＯ８ＦＥＴＱ
２のゲートに供給されるとともて、レベル変換回路ＬＣ
のＰチャンネルＭ（ＪＳＦＥＴＱｌ及びＱ３のソースに
供給される。この内部信号ｗｅは、通常ハイレベルとさ
れ、上記反転内部ライトイネーブル信号ｗｅ及び反転遅
延クロック信号ｄｃρがともにロウレベルとされるとき
、選択的にハイレベルとされる。 レベル変換回路ＬＣは、特に制限されないが、回路の接
地電位と電源電圧との間にトーテムポール形態に設けら
れる２個のバイ゛ポーラトランジスタＴ１及びＴ２を含
む。ここで、回路の電源電圧は１％に制限されないが、
例えば−５，２■のような負の電源電圧とされる。トラ
ンジスタＴ１のベースと回路の接地電位との間には、上
記Ｍ ＯＳ ＦＥＴＱ２が設けられ、またトランジスタ
Ｔ１のベースと回路の電源電圧との間には、Ｎチャンネ
ルＭＯ８ＦＥＴＱ１２が設けられる。Ｍ ＯＳ Ｆ Ｅ
ＴＱ１２のゲートは、ＮチャンネルＭ ＯＳ ｌ−”
Ｂ ’ｉ’ Ｑｌｌのゲートに共通結合され、さらに
そのドレインに結合される。ＭＯ８ＦＥＴＱＩＩのソー
スは、回路の電源電圧に結合される。また、そのドレイ
ンと上記Ｍ ０８ Ｆ Ｅ Ｔ Ｑ ２のケートとの間
には、Ｍ ０８ ＦＥ Ｔ Ｑｌが設けられる。ＭＵＳ
ＦＥＴＱｌのゲートには、特Ｋｆｆｆｌｊ限されないが
、所定のバイアス電圧ｙｂｌが供給される。これにより
、ＭＯＳＦ Ｅ Ｔ Ｑ １及びＱｌｌは、八１０ｓＦ
ＥＴＱ１２が上記内部信号ｗｃに対して上記バイアス電
圧Ｖｂｌによって決まる所定の論理スレッシホルトを持
つように作用する。 一方、 ）ランジスタＴ２のベースとそのコレクタと
の間には、ＮチャンネルＭＯ８ＦＥＴＱ１４が設けられ
る。また、トランジスタＴ２のベースと回路の電源電圧
との間には、ＮチャンネルＭＯ８＃’ｌ弓ｉ’ Ｑ ｌ
５が設けられる。ＭＵＳＦＥＴＱｌ５のゲートは、ト
ランジスタ１１２のコレクタに共通結合される。Ｍ（Ｊ
ＳＰ’Ｅ’ｌ’Ｑ１４のゲートと回路の電源電圧との間
には、ＮチャンネルＭ ＯＳ Ｆ Ｅ１’Ｑ１３が設け
られる。ＭＵＳＦＥＴＱｌ３は、そのゲート及びドレイ
ンが共通結合されることでり′イオード形態とされる。 Ｍ（ＪＳＦＢ’ｌ’Ｑ１３のドレインと上記Ｍ ＯＳ
Ｆ Ｅ ｉ’ Ｑ ２のゲートとの間には、上記Ｍ Ｕ
ＳＦ Ｅ ’１’ Ｑ ３が設けられる。ＭＯ８Ｆ
Ｅ Ｔ Ｑ ３のゲートには、特に制限されないが、所
定のバイアス電圧Ｖｂ２が供給される。これにより、
Ｍ ＯＳ Ｆ Ｅ’１’ Ｑ ３及びＱｌ３は、ＭＵＳ
ＦＥＴＱｌ ４が上記内部信号ＷＣに対してバイアス電
圧ｖｂ２によって決まる所定の論理スレッシホルトを持
つように作用する。 トランジスタＴ１のエミッタ及びトランジスタＴ２のコ
レクタの共通結合されたノードの電位は、レベル変換回
路ＬＣの出力信号すなわち反転セット信号ｓｐとして、
書き込みパルス発生回路ＷＰＧに供給される。 上記内部信号ＷＣが所定のロウレベルとされるとき、Ｍ
ＵＳＦＥＴＱｌ２及びＱｌ４はオフ状態となり、ＭＯ８
ＦＥ’ｌ’Ｑ２がオフ状態となる。これにより、トラン
ジスタＴ１はオン状態となり、トランジスタ１゛２はオ
フ状態となる。このため、レベル変換回路ＬＣの出力信
号すなわち反転セット信号ｓｐは、はぼ回路の接地電位
のようなＣＭＯＳレベルのハイレベルとされる。一方、
内部信号ＷＣが所定のハイレベルとされると、ＭＵＳＦ
ＥＴＱ２はオフ状態となり、代わってＭ ＯＳ Ｆ’
ＥＴＱ１２及びＱｌ４がともにオン状態となる。これに
より、トランジスタＴ１は、そのベース電流が切断され
、またそのベース容量がディスチャージされることでカ
ットオフ状態となり、トランジスタＴ２／Ｉｉ、そのコ
レクタ電位が充分低下するまでの間ＭＯ８１”ＥＴＱ１
４を介【、てペース電流が流されることでオン状態とな
る。このため、レベル変換回路ＬＣの出力信号すなわち
反転セット信号ｓｐは、はぼ回路の電源電圧のようなＣ
ＭＯＳレベルのロウレベルとサレル。 書き込みパルス発生回路ＷＰＧは、特に制限されないが
、メモリアレイＭＡＲＹに設けられるダミーセルＤＣを
基本構成とする。ダミーセルＤＣは、前述のように１
メモリアレイＭＡ １（ｌＹの他のメモリセルと同様な
構成とされ、これらのメモリセルとほぼ同様な動作特性
を持つように設計される。ダミーセルＤＣは、互いに交
差接続されることでラッチ形態とされる２個のＣＭＵＳ
インバータ回路Ｎ１及びＮ２を含む。インバータ回路Ｎ
２の入力端子は、ダミーセルＤＣの反転セット入力端子
とされ、上記レベルに、換回路ＬＣから反転セット信号
ｓｐが供給される。反転セット信号ｓｐけ、さらにナン
トゲート回路ＮＡＧ５の第１の入力端子罠供給されると
ともに、インバータ回路Ｎ１１によって反転された後、
ＮチャンネルＭＯＳＦ’ＥＴＱ］６のゲートに供給され
る。 一方、インバータ回路Ｎ１の入力端子は、ダミーセルＤ
Ｃの反転リセット入力端子とされ、ナントゲート回路Ｎ
ＡＧ５の出力信号すなわち反転リセット信号ｒｐが供給
される。インバータ回路Ｎ１の出力信号は、上記インバ
ータ回路Ｎ２の入力端子に供給されるとともに、ダミー
セルｌ）Ｃの反転出力信号ｗｐと【７て、出力トランジ
スタＴ３のベースに供給される。同様に、インバータ回
路Ｎ２の出力信号は、上記インバータ回路Ｎ１の入力端
子に供給されるとともに、ダミーセルＬ）Ｃの非反転出
力信号ｗｐとして、インバータ回路Ｎ３の入力端子に供
給される。 インバータ回路Ｎ３は、直列形態とされるインバータ回
路Ｎ４とともに遅延素子として機能し２、遅延回路ＤＬ
Ｉを構成する。遅延回路ＤＬＩの遅延時間ｔａ１は、後
述するように、反転リセットｍ号ｒｐのパルス＠を決定
する。また、後述する遅延回路ＤＬ２の遅延時間ｔａ２
とともに、反転タイミング信号φＷのパルス幅を決定す
る。インバータ回路Ｎ４の出力信号すなわち遅延回路Ｄ
Ｌｌの出力信号ｎ１は、上記ナントゲート回路ＮＡＧ５
の第２の入力端子に供給され、さらにインバータ回路Ｎ
５の入力端子に供給される。 インバータ回路Ｎ５は、直列形態とされるインバータ回
路Ｎ６〜ＮＩＯととも九遅延素子として機能する。これ
らのインバータ回路Ｎ５〜ＮＩＯは、ナントゲート回路
ＮＡＧ１〜ＮＡＧ４とともに遅延回路Ｌ）Ｌ２を構成す
る。インバータ回路Ｎ６の出力信号は、インバータ回路
Ｎ７の入力端子に供給されるとともに、ナントゲート回
路ＮＡＧ３の一方の入力端子に供給される。また、イン
バータ回路Ｎ８の出力信号は、インバータ回路Ｎ９の入
力端子に供給されるとともに、テンドケート回路ＮＡＧ
２の一方の入力端子に供給される。インバータ回路ＮＩ
Ｏの出力信号は、ナントゲート回路ＮＡＧ１の一方の入
力端子に供給される。これらのナントゲート回路ＮＡＧ
３ 、ＮｉＯ２及びＮＡＧＩの他方の入力端子には、パ
ッドｐｓ１〜ＰＳ３を介して対応する選択信号８１〜Ｓ
３がそれぞれ供給される。選択信号５ｌ−８３は、特に
制限されないが、上記バッドＰａ１−ＰＳ３が後述する
特性試験の利足結果に従って回路の接地電位又は電源電
圧にボンディングされることで、選択的にハイレベル又
はロウレベルとされる。 ナントゲート回路ＮＡＧ３ 、ＮｉＯ２及びＮＡＧｌの
出力信号は、ナントゲート回路ＮＡＧ４の第１〜第３の
入力端子にそれぞれ供給される。これにより、ナンドケ
ート回路ＮＡＧ４の出力信号すなわち遅延回路ＤＬ２の
出力信号ｎ２は、ナントゲート回路ＮＡＧ３ 、ＮｉＯ
２及びＮＡＧＩの出力信号のいずれかがロウレベルとさ
れるとき、すなわちインバータ回路Ｎ６の出力信号と選
択信号８１．インバータ回路Ｎ８の出力信号と選択信号
Ｓ２あるいはインバータ回路ＮＩＯの出力信号と選択信
号Ｓ３のいずれかがともにハイレベルとされるとき、選
択的にハイレベルとされる。つ管り、インバータ回路Ｎ
３及びＮ４により遅延されたダミーセルＤＣの非反転出
力信号ｗｐは、上記選択信号Ｓ１がハイレベルとされる
とき、ざらに２個のインバータ回路Ｎ５及びＮ６の遅延
時間分だけ遅延され、遅延回路ＤＬ２の出力信号ｎ２と
なる。また、上記選択信号Ｓ２あるいはＮ３がハイレベ
ルとされるとき、さらに４個のインバータ回路Ｎ５〜Ｎ
８あるいは６個のインバータ回路Ｎ５〜ＮＩＯの遅延時
間分だけそれぞれ遅延され、遅延回路ＤＬ２の出力信号
ｎ２となる。これにより、−Ｍ延回路ＤＬ２の遅延時間
ｔａ２は、選択信号８１〜Ｓ３に従って設定される段階
的な複数の値を採りうるものとなる。遅延回路ＤＬ２の
遅延時間ｔａ２は、後述するように、上記遅延回路ＤＬ
ｌの遅延時間ｔａｌとともに上記反転タイミング信号φ
Ｗのパルス幅を決定する。 ナントゲート回路ＮＡＧ４の出力信号すなわち遅延回路
ＤＬ２の出力信号ｎ２ば、ナンドケート回路ＮＡＧ５の
第３の入力端子に供給される。ナントゲート回路ＮＡＧ
５の出力信号は、反転リセット信号ｒｐとＬ７て、上記
タミーセルＬ）Ｃの反転リセット入力端子に供給される
。 上記反転セット信号ｓｐが一時的にＣＮｌ （Ｊ Ｓ
ｌ／ベルのロウレベルとされるとき、ナンドケート回路
ＮＡＧ５の出力信号すなわち反転リセット信号ｒｐはハ
イレベルとなる。このため、インバータ回路Ｎ２の出力
信号すなわち夕′ミーセルＤＣの非反転出力信号ｗｐが
ハイレベルとなり、インバータ回路Ｎ１の出力信号すな
わちタミーセルＤＣの反転出力信号ｗｐはロウレベルと
なる。これにより、ダミーセルＤＣは、いわゆるセット
状態とされる。ダミーセルｉＪＣは、反転セット信号ｓ
ｐがハイレベルに戻された後も、反転リセット信号ｒｐ
がロウレベルとされるまでの間、このセット状態を保持
する。 ダミーセルｌ）Ｃがセット状態とされその非反転出力信
号ｗｐがハイレベルとされると、遅延回路ＤＬＩの出力
信号ｎ１がその遅延時間ｔａ１が経過した時点でノ・イ
レベルとされ、また遅延回路ＤＬ２の出力信号ｎ２が遅
延回路ＤＬ１及びＤＬ２の合計遅延時間ｔａ１−４−ｔ
ａ２が経過し７た時点でハイレベルとされる。このとき
、反転セット信号ｓｐはすでにハイレベルとされること
から、反転リセット信号ｒｐがハイレベルとなる。この
ため、インバータ回路Ｎ１の出力信号すなわちタミーセ
ルＤＣの反転出力信号ｗｐが７・イレベルとｆｋす、イ
ンバータ回路へ２の出力信号すなわちダミーセルＤＣの
非反転出力信号ｗｐはロウレベルとなる。 これにより、タミーセルＤ ＣＦｉ、いわゆるリセット
状態とされる。ダミーセルＤＣは、反転セット信号ｓｐ
が次にロウレベルとされるまでの間、そのリセット状態
を保持する。 ダミーセルＤＣがリセット状態とされその非反転出力信
号ｗｐがロウレベルとされることで、インバータ回路Ｎ
４の出力信号すなわちＤＬＩの出力信号ｎ１が、その遅
延時間ｔｄｌたけ遅れてロウレベルとなる。このため、
ナントゲート回路ＮＡＧ５の出力信号すなわち反転リセ
ット信号ｒｐは、ハイレベルに戻される。 これらのことから、ダミーセルＤＣは、レベル変換回路
ＬＣの出力信号すなわち反転セット信号Ｓｐが一時的に
ロウレベルとされることでセット状態とされ、遅延回路
ＤＬｘ及びＤＬ２の合計遅延時間ｔａ１−４−ｔｃｔ２
が経過した時点で反転リセット信号ｒｐが一時的にロウ
レベルとされることでリセット状態とされる。言い換え
るならば、ダミーセルＤＣの非反転出力信号ｗｐは、反
転セット信号ｓｐの立ち下がり工。ヂに同期１．て立ち
下がり、遅延回路１）Ｌｌ及びＤＬ２の合計遅延時間ｔ
ｄ１−４−１ｄ２に相当するパルス幅を持つネガティブ
パルスとされる。前述のように、遅延回路ＤＬ２の遅延
時間ｔｄ２は、選択信号８１〜Ｓ３に従って設定され、
これに従って、上記非反転出力信号ｗｐのパルス幅が設
定される。反転リセット信号ｒｐは、ダミーセルＤＣが
セット状態とされてから上記遅延回路ＤＬＩ及びＤＬ２
の合計遅延時間ｔｃｉ１−４−ｔｃ＋２が経過した後に
立ち下がり、遅延回路ＤＬＩの遅延時間ｔａ１’６パル
ス幅とするネガティブパルスとされる。 書き込みパルス発生回路ＷＰＧは、さらにトーテムポー
ル形態とされるバイポーラトランジスタＴ３及びＴ４ｉ
基本構成とするバイポーラ・ＣＭＯ８複合［動回路を含
む。トランジスタＴ３のコレクタは回路の接地電位に結
合され、そのペースには上記ダミーセルＤＣの反転出力
信号ｗｐが供給される。トランジスタＴ４のエミッタは
、回路の電源電圧に結合される。また、トランジスタＴ
４のベースとそのコレクタとの間にはＮチャンネルＭＯ
８Ｆ’ＥＴＱ１６が設けられ、そのソースと回路の電源
電圧との間にはＮチャンネルＭＯ８ＦＥ’ｌ’Ｑ１７が
設けられる。ＭＯ８ＦＥＴＱｔｓのゲートＩＩＣは、特
に制限されないが、上記反転セット信号Ｓｐのインバー
タ回路Ｎｉｌによる反転信号が供給される。ＭＣｒＳＦ
Ｅ’ｌ’Ｑｔ７のケートは、出力トランジスタＴ４のコ
レクタに共通結合される。トランジスタＴ３のエミッタ
及びトランジスタＴ４のコレクタの共通結合されたノー
ドの電位は、書き込みパルス発生回路ＷＰＧの出力信号
すなわち反転タイミング信号φＷとされる。この反転タ
イミング信号φＷは、特に制限されないが、パッドＰＷ
を介（２て論理機能付メモリのライトアンプＷＡに供給
される。 ダミーセルＤＣがリセット状態とされ反転セント信号ｓ
ｐがハイレベルとされるとき、タミーセルＤＣの反転出
力信号ｗｐｈハイレベルとされ、インバータ回路Ｎ１１
の出力信号はロウレベルとされる。〔７たがりて、トラ
ンジスタＴ３けオン状態となり、トランジスタＴ４は、
ＭＯＳ Ｆ’ ＥＴＱ１６がオフ状態とされそのペー
ス′ＮＬ流が流されないことでカットオフ状態となる。 このため、反転タイミング信号φＷは、はぼ回路の接地
電位のよｐ）ＩＣＭＯＳレベルのハイレベルとされる。 反転セット信号ｓｐがロウレベルとされ、ダミーセルＤ
Ｃがセット状態とされると、トランジスタＴ３はカット
オフ状態となり、代わってトランジスタＴ４がオン状態
となる。このため、反転タイミング信号φＷけ、はぼ回
路のＸ源電圧のようなＣＭＯＳレベルのロウレベルとさ
れる。このようにバイポーラ・ＣへｑＯ８複合駆動回路
が設けられることで、誉き込みパルス発生回路ＶＶＰＧ
の出力信号すなわち反転タイミング信号φＷのファンア
ウトが増大される。 第１２因には、第１１図のタイミング発生回路ＴＧの一
実施例のタイミング図が示されている。 第１１図及び第１２図に従って、この実施例のタイミン
グ発生回路ＴＣの動作の概要を説明する。 々お、第１２図には、選択信号Ｓ１がハイレベルとされ
る場合が笑巌で示され、 ’！７を選択信号Ｓ２又は８
３がハイレベルとされる場合が点線又は−点鎖線でそれ
ぞれ示されている。 第１２図において、論理機能付メモリは、反転クロック
信号ＣＰの立ち下がり変化に先立ってライトイネーブル
信号ＷＥがハイレベルとされることで、曹き込み動作モ
ードとされる。 タイミング発生回路′１′Ｇでは、反転クロック信号Ｃ
１’の立ち下がりエツジにおいてライトイネーブル信号
ＷＥがハイレベルであることから、フリップフロップ回
路Ｂ Ｆ １がセット状態とされ、その反転出力信号す
なわち反転内部ライトイネ−フル信号ｗｅがロウレベル
とされる。この反転内部ライトイネーブル信号ｗｅは、
バイポーラゲート回路ＢＧＩにおいて、反転遅延クロッ
ク信号ｄｃｐと負論理の論理積がとられ、内部信号ｗｃ
が形成される。反転遅延クロック信号ｄｃｐは、反転ク
ロック信号ＣＰに対して遅延回路ＢＤ１の遅延時間ｔｂ
だけ遅延される。この遅延時間ｔｂは、フリップフロッ
プ回路ＢＦＩの状態遷移時間をカバーするとともに１反
転タイミング信号φＷの立ち上がりタイミングを設定す
る。 内部信号ＷＣは、レベル変換回路ＬＣによって反転され
、さらにＣＭＯＳレベルに変換された後、反転セット信
号ｓｐとされる。 豊き込みパルス発生回路ＷＰＧでは、反転セット信号ｓ
ｐがロウレベルとされることで、まずダミーセルＤＣの
非反転出力信号ｗｐがハイレベルとなり、つづいてその
反転出力信号ｗｐがロウレベルとなる。ダミーセルＤＣ
は、反転セット信号ｓｐがハイレベルに戻された後も、
反転リセット信号ｒｐがロウレベルとされるまでセット
状態を保持する。ダミーセルＤＣの反転出力信号ｗｐは
、バイポーラ・ＣＭ ＯＳ複合駆動回路を経て、書き込
みパルス発生回路ＷＰＧの出力信号すなわち反転タイミ
ング信号φＷとされる。 ダミーセルＤＣの反転出力信号ｗｐがロウレベルとされ
その非反転出力信号ｗｐがハイレベルと、擺れてから遅
延回路ＤＬＩの遅延時間ｔａ１が経遇すると、まず遅延
回路ＤＬ１の出力信号ｎ１がハイレベルとなる。また、
遅延回路ＤＬ１の出力信号ｎ】がハイレベルとされてか
らさらに遅延回路ＤＬ２の遅延時間ｔｄ２が経過すると
、遅延回路ＤＬ２の出力信号ｎ２がハイレベルとなる。 これにより、反転リセット信号ｒｐがロウレベルトなる
。したがって、夕“ミーセルＤＣけリセット状態とされ
、その反転出力信号ｗｐはハイレベルとなシ、非反転出
力信号がロウレベルとなる。これにより、反転タイミン
ク信号φＷはハイレベルとなる。反転リセット信号ｒｐ
は、ダミーセルＤＣの非反転出力信号ｗｐがロウレベル
とされてから遅延回路Ｌ）Ｌｌの遅延時間ｔａｌが経過
した時点で、ロウレベルに戻される。 ところで、書き込みパルス発生回路ＷＰＧの遅延回路Ｄ
Ｌ２には、前述のように、ダミーセルＤＣの動作特性に
応じて、選択的に選択信号８１〜Ｓ３がバッドＰｓｉ〜
Ｐ８３から供給される。その結果、遅延回路ＤＬ２の遅
延時間ｔｄ２が、上記選択信号８１〜８３に従って段階
的な異なる値に設定される。特に制限されないが、ダミ
ーセルＤＣの動作特性の判定は、第１２図に示されるよ
うに、反転タイミング信号φＷをモニタしながら反転ク
ロック信号ＣＰのパルス＠を変化させることにより行わ
れる。すなわち、ダミーセルＤＣの動作特性が良い万に
バラツキを呈し、その伝達遅延時間が短いと、グミ−セ
ルＤＣは短いパルス幅の反転クロック信号ＣＰによって
トリ力され、所定のパルス幅を持つ反転タイミング信号
φＷが出力される。また、逆にダミーセルＤＣの動作特
性が悪い方にバラツキを呈し、その伝達遅延時間が長く
なると、ダミーセルＤＣは短い反転クロック信号ＣＰに
よって反転できず、反転タイミング信号φＷは形成され
ない。 前述のように、ダミーセルＤＣは、メモリアレイＭＡＲ
Ｙを構成する他のメモリセルと閤様な動作特性を持つよ
う九設計される。したがって１反転クロック信号ＣＰの
パルス幅を変化させてダミーセルＤＣの動作特性を判定
することは、とりもなおさず記憶素子となるメモリセル
の動作特性を判定することに他ならない。 第１２図の実施例では、反転クロック信号ＣＰのパルス
幅は３段階に変化され、反転クロック信号ＣＰの各パル
ス幅に応じて、上記選択信号８１〜Ｓ３が供給される。 これらの選択信号８１〜Ｓ３は、次の製造工程において
、対応するバッドＰＳＩ〜ｐｓ３が回路の接地電位又は
電源電圧にボンディングされることで、選択的にノ・イ
レベル又はロウレベルに固定される。この結果、論理機
能付メモリの書き込みパルスすなわち反転タイミンク信
号φＷは、メモリセルの動作特性に従りた効果的なパル
ス＠を持つものとなる。 以上のように、この実施例の論理機能付メモリの動作は
、反転クロック信号ＣＰＫ従って同期化され、ライトア
ンプＷＡＫ供給される書き込みパルスすなわち反転タイ
ミング信号φＷは、タイミング発生回路ＴＧに設けられ
る書き込みパルス発生回路ＷＰＧによって自律的に形成
される。メモリプレイＭＡＲＹは、メモリセルと同様な
構成とされる１個のダミーセルＤＣを含む。書き込みパ
ルス発生回路ＷＰＧは、上記ダミーセルＤＣと、その非
反転出力信号に従って反転リセット信号ｒｐを形成する
遅延回路を含む。反転タイミング信号φＷのパルス幅を
決定する上記遅延回路の遅延時間は、ダミーセルＤＣす
なわちメモリセルの動作特性に従うて段階的に異なる値
に設定される。このため、この実施例の論理機能付メモ
リでは、書き込みパルス発生回路ＷＰＧの構成が比較的
簡素化されるにもかかわらず、メモリセルの動作特性に
応じたパルス幅を有する書き込みパルスを効率的忙形成
できる。これにより、試験工数を削減し、論理機能付メ
モリを低コスト化できるとともに１書き込みパルスのマ
ージンを縮小し、論理機能付メモリｔ−高速化できるも
のである。 以上の本実施例に示されるように、この発明をバイポー
ラ・ＣＭＯ８型Ｒ，ＡＭを基本構成とするＥＣＬインタ
フェースの論理機能付メモリ等の半導体集積回路装置に
適用した場合、次のような効果が得られる。すなわち、 （１） メモリアレイに、メモリセルと同様な構成と
されるダミーセルを設け、賽き込みパルス発生回路を、
上記ダミーセルと上記ダミーセルの出力信号に従ってそ
のリセット信号を形成する遅延回路とを中心に構成し、
上記遅延回路の遅延時間を、上記ダミーセルの動作特性
に従って設定することで、書き込みパルスのパルス幅を
、メモリセルの動作特性にみあって効率良く設定できる
という効果が得られる。 （２）上記（１）項により、論理機能付メモリの試験工
数を削減し、その低コスト化を図ることができるという
効果が得られる。 （３）上記（１）項により、ライトアンプに供給される
書き込みパルスのパルス幅を、メモリセルの動作特性に
従って最適化【２、そのマージンを縮小できる之め、論
理機能付メモリの高速化を図ることができるという効果
が得られる。 以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えは、第１１図の実
施例において、遅延回路ＤＬＩ及びＤＬ２を構成するＣ
ＭＯＳインバータ回路の段数は任意である。ま之、これ
らの遅延回路は、ＮＭＯ８型又はバイポーラ・ＣＭＯ８
型Ｏ８バータ回路あるいはその他により構成されるもの
であってもよい。ライトイネーブル信号ＷＥや反転クロ
ック信号ＣＰ及び反転タイミング信号φＷ等は、それぞ
れ論理条件が反転されるものであってもよい。曹き込み
パルス発生回路ＷＰＧのＭＯ８ＦＥＴＱ１６のケートに
は、反転セットｍ号ｓｐのインバータ回路Ｎｌｌによる
反転信号に代えて、ダミーセルＤＣの非反転出力信号ｗ
ｐを入力してもよい。レベル変換回路ＬＣや簀き込みパ
ルス発生回路ＷＰＧは、電源電圧の極性を反転できれば
、ＭＯＳＦＥＴ及びバイポーラトランジスタの導電型を
入れ換えて構成することもよい。 選択信号８１〜Ｓ３は、バッドＰｓｉ〜ＰＳ３と回路の
接地電位又は電源電圧との間【予め形成される接続配線
を、例えばレーザ等によって選択的に切断することによ
って、選択的に供給されるものであってもよい。第１１
図において、メモリプレイＭＡＲＹを構成するメモリセ
ル及びダミーセルＤＣは、高抵抗負荷型のインバータ回
路によって構成されるものであってもよい。１次、ダミ
ーセルＤＣは、メモリアレイＭＡＲＹの１行文Ｖｉｉ列
にわたって複数個形成されるうちの１個であってもよい
。メモリアレイＭＡＲＹは、複数のメモリマットによＶ
構成されることもよい。さらに、Ｗ、１１図に示される
タイミング発生回路ＴＧの具体的な回路構成及び制御信
号やタイミング信号の組み合わせ等、種々の実施形態を
採りうる。また、第１１図に示される遅延回路ＢＤｌは
、第４図に示されるパルス拡幅回路ＰＷＥに変更されて
も良い。 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である論理機能付メモリに
適用し７た場合について説明したが、それに限定される
ものではなく、例えば、バイポーラ・ＣＭＯ８型Ｏ８Ｍ
単体で用いられるものや論理機能付メモリを含む各棟の
ディジタル装置等にも適用できる。本発明は、書き込み
パルス発生回路を内蔵する半導体記憶装置あるいはこの
ような半導体記憶装置を含むディジタル装置に広く利用
できる。 〔発明の効果〕 本願において開示される発明のうち代表的なものＫよっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、極めてパルス幅の小さなりロック信号又は
それに従って形成される内部信号を、そのパルス幅をパ
ルス拡幅回路により拡張した後、レベル変換回路に供給
することで、レベル変換回路のレベル変換動作を安定化
し、上記クロック信号又はそれに従って形成される内部
信号の信号レベルを、確実に所定の信号レベルに変換で
きる。これにより、例えば論理機能付メモリ等の書き込
みパルス発生回路の動作を安定化し、書き込みパルス発
生回路を含む論理機能付メモリ等の誤動作を防止Ｅ〜て
、その信頼性を高めることができるものである。
タＴ２１及びＴ２２のコレクタ端子には、さらに差動形
態とされたバイポーラトランジスタＴ２４及びＴ２５の
コレクタ端子がそれぞれ接続されている。そして、上記
トランジスタＴ２１及びＴ２２の共通エミッタ端子及び
上記トランジスタＴ２４及びＴ２５の共通エミッタ端子
には、差動形態とされたバイポーラトランジスタＴ２３
及びＴ２６のコレクタ端子がそれぞれ結合されている。 さらＫ、上記トランジスタＴ２３及びＴ２６の共通エミ
ッタ端子と電源端子Ｖｅｅとには、電流源Ｃ８１が接続
されている。上記トランジスタＴ２３のベースには、基
準電位ｖｂｂ２が供給され、上記トランジスタ’Ｉ’２
６のベースには、内部反転クロックパルスＣＰが供給さ
れている。上記トランジスタＴ２１のコレクタにはさら
に、バイポーラトランジスタＴ２７及び電流源Ｃ８２を
含む第１エミッタフォロワー回路及びバイポーラトラン
ジスタＴ２９及び負荷抵抗ＲＩＯを含む第１エミッタ７
オロワー出力回路が接続されている。 一方、トランジスタＴ２２のコレクタには、さらに、バ
イポーラトランジスタＴ２Ｂ及び電流源Ｃ８３を含む第
２エミッタフォロワー回路及びバイポーラトランジスタ
Ｔ３０及び負荷抵抗Ｒ１１を含む第２エミッタフォロワ
ー出力回路が接続されている。上記第１及び第２エミッ
タフォロワー回路の出力は、トランジスタＴ２５及びＴ
２４のペース端子にそれぞれ供給されている。すなわち
、トランジスタＴ２１のコレクタ端子の電位はトランジ
スタＴ２７を介して、トランジスタＴ２５０ペース端子
に供給される。トランジスタＴ２２のコレクタ端子の電
位は、トランジスタＴ２８を介して、トランジスタＴ２
４のペース端子に供給される。そして、トランジスタＴ
２９及びＴ２Ｏのエミッメ端子から入力信号ＩＮに対し
て反転されたＥＣＬレベルの出力信号π及び入力信号Ｉ
Ｎと同相のＥＣＬレベルの出力信号ｏｕｔがそれぞれ出
力される。 内部反転クロックパルスＣＰのレベルが基準電位Ｖｂｂ
１のレベルより高い時、上記トランジスタＴ２６が動作
状態とされ、上記トランジスタＴ２４及びＴ２５からな
る差動回路に動作電源が供給される。一方、内部反転ク
ロックパルスＣＰのレベルが基準電位Ｖｂｂ１のそれよ
り低くされる時、上記トランジスタＴ２３が動作状態と
され、上記トランジスタＴ２１及びＴ２２からなる差動
回路に動作電源が供給される。したがって、クロックパ
ルスＣＰのレベルがローレベルトサレタ時、上記トラン
ジスタＴ２１又はＴ２２のいずれか一方が上記入力信号
ＩＮのレベル応答して、動作状態とされることによって
、入力信号ＩＮが、上記トランジスタＴ２１及びＴ２２
か、らなる差動回路にラッチされる。一方クロックパル
スＣＰのレベルがハイレベルとされた時、上記トランジ
スタＴ２１及びＴ２２にラッチされたデータが上記トラ
ンジスタＴ２４及びＴ２５にラッチされる。 尚、第５図に示されたラッチ回路は、非反転及び反転出
力信号ｏｕｔ及びｏｕｔを出力できる構成について示し
ている。しかし、上記トランジスタＴ２９及び抵抗ＲＩ
Ｏ又は上記トランジスタ’Ｉ’３０及び抵抗Ａｌｌのい
ずれか一方を削除することによって、第３図に示される
ような単一出力の入力ラッチ回路ＬＴが構成できること
は、容易に理解できるであろう。 第３図に示される７ドレスバツフアＡＤＢは、さらＫ、
対応するラッチ回１６ＬＴ・・・の出力信号ＡＯ〜Ａｊ
を受けて非反転及び反転内部アドレス信号ａ Ｏ＋ ａ
Ｏ＊・・・ａｉ、ａｉを形成するためのバッファ回路
ＢＣ・・・を含む。各々のバッファ回路ＢＣ・・・は、
一般的なＥＣＬ回路によって構成することが高速化の為
に有利である。 アドレスデコーダＡＤは、アドレスバッフ７ＡＤＨから
供給される非反転及び反転内部アドレス信号ａＱ 、
ａＱ 、・・・ａｉ、ａｉを受け、それをデコードする
ことによって、後述される複数のメモリセルの中から入
力されたアドレス信号に従う１つ又はそれ以上のメモリ
セルな選択するための選択信号を形成する。このアドレ
スデコーダＡＤは、ＥＣＬ回路及びワイヤードＯＲ論理
によって形成されたデコーダ部ＤＥＣ，バイポーラ・０
Ｍ０８回路によっ【構成されたレベル変換部ＬＥＣと０
Ｍ０８回路又はバイポーラ・０Ｍ０８回路によって構成
されたドライバ部を基本的に含む。このデコーダ部ＤＥ
Ｃは、アドレスバッンア人ＤＢから供給されるＥＣＬレ
ベルの内部アドレス信号なＥＣＬレベルのままでデコー
ドする。そして、デコードされたＥＣＬレベルの内部信
号は、レベル変換部ＬＥＣＫよってＥＣＬレベルから０
ＭＯ８レベルに変換される。そして、０ＭＯ８レベルに
変換された信号がドライバ一部ＤＲに供給される。 したがって、アドレスデコーダＡＤのデコード時間は、
デコーダ部が高速なＥＣＬ回路によって構成される為、
短時間にされる。 メモリアレイは複数のメモリマットＭＡＴｏ。 ＭＡＴ！ 、ＭＡＴ２ 、 ・”、ＭＡＴｎ７Ｃ分割さ
れており、それぞれが同一な構成とされる。同図には、
メモリマットＭＡＴＯの構成が例示的に示されている。 メモリマットＭＡＴＯは複数のメモリセルＭＣそれらの
メモリセルに結合されたワード、ＩＩＷＩ〜Ｗｎ及び相
補データ線対Ｄｏ 、 Ｄｏ 、 ＝Ｄｎ 、 Ｄｎを
含む。結合的に、１つのメモリセルＭＣは１本のワード
線と一対の相補データ線対に結合される。 メモリマットＭＡＴＯはさらに、共通データ線対ＣＤＬ
Ｏ、ＣＤＬＯ及び、上記共通データ線対ＣＤＬｏ 、Ｃ
ＤＬｏと相補データ線対Ｄｏ 、ＤＯ。 −°°Ｄｎ、Ｄｎとの間にそのソースドレインパスが接
続された選択ＭＯ８ＦＢＴＹｓｏ、Ｙｓｏ・・・Ｙｓｎ
。 Ｙｓｎを含む。同図に示される様に、相補データ各のゲ
ート電極は、共通接続されるとともに１上記アドレスデ
コーダＡＤの出力端子に結合される。 上記アドレスデコーダＡＤは、アドレス信号に従って、
択一的に選択状態とされる選択信号Ｙ１・・・Ｙｎを対
応する選択ＭＯ８ＦＥＴＹｓＯ，ＹｓＯ。 ・・・Ｙｓｎ、Ｙｓｎのゲート電極に供給する。したが
って、メモリマットＭＡＴＯ内の一つのメモリセルの選
択は、１つのワード線と１対の選択ＭＯ８ＰＥＴをアド
レスデコーダＡＤによって選択することによって、行な
うことができる。 メモリマットＭＡＴＯを構成する各メモリセルは、特に
制限されないが、スタティック型メモリセルとされる。 すなわち、第３図に例示的に示される様に、メモリセル
の入出力ノードは、Ｎチャネル型の伝送ゲートＭＯ８Ｆ
ＥＴｔｒｌ及びｔｒ２のソース・ドレインパスを介して
、対応する相補データ線対Ｄｏ 、Ｄｏに結合される。 上記伝送ゲ−）ＭＯ８ＰＥＴｔｒｌ及びｔｒ２のゲート
電極はワード線Ｗ１に結合される。メモリセルは、さら
Ｋ、そのドレインとゲートとが交差結合され、そのソー
スが電極端子Ｖｅｅに結合されたＮチャネル型の一対の
駆動ＭＯ８ＦＥＴｄｌ及びｄ２と、上記駆動ＭＯ８ＦＥ
Ｔｄｌ及びｄ２のそれぞれのドレインと電源端子Ｖｓｓ
と間に結合された負荷抵抗ＲＬＩ及びＲＬ２を含む。こ
の負荷抵抗Ｒ，Ｌｌ及びＲＬ２は、高抵抗値とされた多
結晶シリコンで形成することができる。また、この負荷
抵抗ＲＬＩ及びＲＬ２は一対Ｐチャネル型のＭＯＳＦＥ
Ｔで形成することもできる。この場合、負荷抵抗ＲＬＩ
（ＲＬ２）を構成するＰチャネル型のＭＯＳＦＥＴと駆
動ＭＯ８ＦＥＴｄｒｌ（ｄｒ２）の各々のゲート電極は
共通接続されて、一つのＣＭＯＳインバータが形成され
る。 上記データ入力バッ７アＤＩＢは、ｎ−）−１個の入力
ラッチ回路ＬＴ・・・とｎ＋１個の入力ラッチ回路ＬＴ
・・・から出力されるＥＣＬレベルの出力信号を受ける
ｎ＋１個のバッフアゲ−）ＢＧを含む。 各々のバッファゲートＢＧは、ＥＣＬ回路又はバイポー
ラ・０Ｍ０８回路で構成することができる。 バッファゲートＢＧをＥＣＬ回路で構成する場合、デー
タ人カバッ７アＤＩＢもしくはライトアンプＷＡのいず
れかにＢｉ−０Ｍ０８回路によって形成されたＥＣＬ−
ＣＭＯＳレベル変換回路を含ませる必要がある。 上記バッファグー）ＢＧは、入力ラッチ回路ＬＴ。 ・・・から出力された出力信号を受けて、相補内部書き
込み信号ｄ ｗ Ｑ −ｄ ｗ Ｑを形成し、後述され
るライトアンプＷＡに供給する。上記相補内部書き込み
信号０副〜ｄｗＱはそれぞれ、非反転及び反転内部書き
込み信号ｄｗＱ、ｄｗｏ□−ｄｗｎ、ｄｗｎとして図示
される。 ライトアンプＷＡはｎ ＋ １個のライトアンプ回路Ｗ
ＡＯ〜ＷＡｎを含む。各ライトアンプ回路ＷＡ Ｏ＝Ｗ
Ａ ｎはデータ人カバ、７ＴＤＩＢ内の対応するバッフ
アゲ−）ＢＧかも供給される非反転及び反転内部書き込
み信号ｄｗＱ、ｄｗ□−ｄｗｎ。 ｄｗｎを受ける。各ライトアンプ回路ＷＡＯ〜ＷＡｎの
出力端子は、各メモリマットＭＡＴＱ〜Ｍ Ａ Ｔ ｎ
内に設けられた共通データ線対（ＣＤＬＯ。 ＣＤＬＯ）に結合される。それぞれのライトアンプ回路
ＷＡ Ｏ＝ＷＡ ｎはタイミング発生回路ＴＧから供給
されるＣＭＯＳレベルのライトパルスφＷヲ共通に受け
、ローレベルのライトパルスφＷに応答して動作状態と
される。 各ライトアンプ回路ＷＡＯ−ＷＡｎは、０Ｍ０８回路に
よって構成され、入力される非反転及び反転内部書込み
信号ｄｗＱ、ｄｗＯ−ｄｗｎ、ｄｗｎのレベルに対応す
る様に共通データ線対（ＣＤＬＯ。 ＣＤＬＯ）のレベルをＣＭＯＳレベルのハイレベル及ヒ
ローレベル、又はＣＭＯＳレベルのローレベル及びハイ
レベルに変化させる。メモリマットＭＡＴＯのワード線
１及びデータ線対ＤＯ，Ｄ。 に結合されたメモリセルにデータが書き込まれる場合、
アドレスデコーダＡＤはワードＷ１を選択レベルとする
とともに、選択レベルとされた選択信号Ｙ１を発生し、
選択ＭＯ８ＦＥＴＹｓＯ，Ｙｓ０がオン状態とされる。 したがって、ライトアンプＷＡ ＯＫよって変化された
共通データ線対ＣＤＬｏ。 ＣＤＬｏの電位が相補データ線対Ｄｏ 、ＤＯに伝達さ
れる。一方、メモリセルＭＣの伝送ＭＯ８ＦＥＴｔｒｌ
及びｔｒ２はオン状態とさせられているため、相補デー
タ線対Ｄｏ 、ＤＯ上の電位は、メモリセルＭＣの記憶
ノードに伝送される。その結果、駆動ＭＯ８ＦＥＴｄ
１ 、ｄ ２のオン及びオフ状態又はオフ及びオン状態
が決定され、データがメモリセルＭＣＫ書きこまれる。 ライトアンプＲＡは、各メモリマットＭＡＴＯ〜ＭＡＴ
ｎＫ対応し【設けられたライトアンプ回路ＲＡＱ−ＲＡ
ｎを含む。第３図には、ライトアンプ回路ＲＡＯが詳細
に示されており、他のライトアンプ回ＮＲＡ１−ＲＡＯ
も同様な構成とされる。 ライトアンプ回路ＲＡｏは、そのエミッタが共通接続さ
れた差動バイポーラトランジスタｄｂｌ及びａｂ２と、
その共通エミッタと電源端子Ｖｅｅとの間にそのソース
・ドレインパスが結合された電流供給用ＭＯ８ＦＥＴＣ
５Ｍとを含む。ライトアン７’ＲＡ Ｏは、さらに、上
記トランジスタｄｂｌのベースと共通データ線ＣＤＬＯ
との間に設けられたレベルシフト用バイポーラトランジ
スタＬＳＢｚ及びレベルシフト用ダイオードＤ１、及び
、上記トランジスタｄｂ２のベースと共通データ、１ｌ
ｃＤＬ Ｏとの間に設けられたレベルシフト用バイポー
ラトランジスタＬ８Ｂ２及びレベルシフト用ダイオード
Ｄ２を含む。上記ＭＯ８ＦＥＴｃ、、の制御の為に、上
記ＭＯ８ＦＥＴｃｓｘのゲートと電圧源ＶＩＥとの間に
そのソース・ドレインパスが結合されたスイッチ用ＭＯ
８ＦＥＴ３ｗが設けられる。 上記Ｍ０８ＦＥＴｓｗのゲートには、リードアンプ選択
回路ＲＡＳＣかも供給されるタイミング信号（選択信号
）φｒＯが供給される。差動バイポーラトランジスタｄ
ｂｌ及びｄｂ２はセンスアンプとみなされ、そのコレク
タはデータ出力中間アンプＤＯＩＡＯに結合される。デ
ータ出力中間アン７’ＤＯＩＡＯは、センスアンプから
の相補出力信号Ｃ１Ｃを増嘱し、データ出力バッファＤ
ＯＢへ供給する。メモリマットＭＡＴＯからデータを読
み出す場合、上記タイミング信号φｒＯがハイレベルと
され、上記ＭＯ８ＦＥＴｓｗがオン状態とされる。それ
によって、電圧源ＶＩＥの電位がＭＯ８ＦＥＴｃｓ、の
ゲートに供給されて、そのＭＯ８ＦＥＴｃｓ、がオン状
態とされる。それによって、動作電流が差動バイポーラ
トランジスタｄｂｌ及びｄｂ２に供給される。その状態
において、差動バイポーラトランジスタａｂ１及びｄｂ
２はレベルシフトされた共通データ線対ＣＤＬＯ。 ＣＤＬＯ上の電位をそのベース端子に受ける。上記共通
データ線対ＣＤＬＯ、ＣＤＬＯの電位は読み出されるべ
きデータに対応してハイレベル及びローレベル又はロー
レベル及びハイレベルトサしているため、ハイレベルの
電位をベースに受ける差動トランジスタがオン状態とさ
れ、他方の差動トランジスタがオフ状態とされる。デー
タ出力中間アンプＤＯＩＡＯは差動トランジスタｄｂｌ
及びａｂ２のコレクタ出力を増憎し、相補内部読出し信
号ｄｒＱ、ｄｒｏを形成する。上記相補内部読出し信号
ｄｒｃ、ｄｒｏはデータ出力バッファＤＯＢＫ供給され
、それが動作状態とされていることを条件として、読出
しデータＤＲＯとしてチップ外部に出力される。 上記データ出力バッファＤＯＢは、各リードアンプ回路
ＲＡ Ｏ＝ ＲＡ ｎから出力される相補内部読出し信
号ｄｒｏ、ｄｒＯ−ｄｒｎ、ｄｒｎをそれぞれ受ける出
力バッファ回路ＤＢ・・・を含む。上記出カバソファ回
路ＤＢ・・・は、それぞれ、タイミング信号φｏｅＱ〜
φｏｅｎによりて、その動作状態が制御される。各々の
出力バッファ回路ＤＢは、第９図に示される回路構成と
することができる。すなわち、出力バクファ回路ＤＢは
、相補内部読出し信号ｄｒＱ、ｄｒＱをそのベースに受
ける差動形態のバイポーラトランジスタＴ３６及びＴ３
７、上記トランジスタＴ３７のエミッタ・コレクタパス
と並列接続されたエミッタ・コレクタパスヲ持つバイポ
ーラトランジスタＴ３８、上記トランジスタＴ２６及び
Ｔ２７のコレクタと電源端子Ｖｓｓとの間に設けられた
負荷抵抗Ｒ１５及びＲ１６、及び上記トランジスタＴ３
６及びＴａ２の共通エミッタと電源端子Ｖｅｅとの間に
結合された電流源Ｃ８６とを含む。上記トランジスタＴ
３８のベースは、インバータ回路ＩＮＶを介してタイミ
ング信号φｏｅＱを受けるようにされる。上記出力バッ
ファ回路ＤＢは、さらに、出力バイポーラトランジスタ
Ｔ３９を含む。上記出力トランジスタ’１’３９０ベー
スは上記負荷抵抗Ｒ１６と上記トランジスタＴ３７のコ
レクタの接続点に結合される。 さらに上記出力トランジスタＴ３９のコレクタは電源端
子Ｖｓｓｏに、そのエミッタは外部出力端子Ｅｘｔに結
合される。すなわち、上記出力トランジスタはオープン
エミッタ出力トランジスタとされる。 上記タイミング信号φＯｅＯがローレベルとされること
によって、コントロールトランジスタＴ３８はオン状態
とされる。したがって、上記出力トランジスタＴ３９０
ベース電位は低下し、その出力トランジスタＴ３９はオ
フ状態とされる。 そのため、出力トランジスタＴ３９のエミッタ電位は外
部設けられたプルダウン抵抗（図示せず）によって、は
ぼ回路の接地電位Ｖｅｅの様な値にされる。一方、上記
タイミング信号φｏｅＱがハイレベルとされることによ
ってコントロールトランジスタＴ３８はオフ状態とされ
る。この時、リードアンプ回路ＲＡＯから供給される内
部読出し信号ｄ ｗ Ｏ及ヒｄ ｗ □のハイレベル及
びローレベル又はローレベル及びハイレベルに応答して
、トランジスタＴ３６及びＴａ２の動作状態が決定され
る。 出カド２ンジスタＴ３６がオン状態とされるとき、上記
外部端子Ｅｘｔの電位は電源端子Ｖｓｓｏから供給され
る回路の電源電位Ｖｓｓの様なハイレベルとされる。一
方、出力トランジスタＴ３９がオフ状態とされる場合は
、上記で示される様に、外部端子Ｅｘｔの電位は回路の
接地電位Ｖｅｅの様なローレベルとされる。以上の様に
して、読出しデータＤＲＯが読み出される。 上記ブロック選択制御回路Ｂ８ＣＣは几＋１個の入力ラ
ッチ回路ＬＴ及びそれらのラッチ回路ＬＴの出力信号ｂ
ｋＱ〜ｂｋｌが供給される論理回路ＬＯＧＩＣＣＫＴを
含む。上記論理回路ＬＯＧＩＣＣＫＴは、更にアドレス
バッファ回路ＡＤＨから供給される所定の内部アドレス
信号ａｘを受けて、タイミング信号φｏｅｏ〜φｏｅｎ
を出力する。上記論理回路ＬＯＧＩＣＣＫＴは、入力ラ
ッチ回路に２ツチされた内部ブロック選択信号ｂｋＯ〜
ｂｋｌ及び内部アドレス信号ａｘにもとづいて、同時に
動作状態とされるべき出力バッファ回路ＤＢを判別し、
その動作状態とされるべき出力バッファ回路ＤＢに一時
的にハイレベルとされるタイミング信号を送出する。上
記タイミング信号φｏｅＱ〜φｏｅｎは一種の出力バッ
ファ回路選択信号とみなされる。このブロック選択制御
回路Ｂ８ＣＣは、出力されるべき読出しデータのｂｉｔ
数の細かい制御のために設けられている。それによって
、この半導体メモリの汎用性が拡大される。 上記リードアンプ選択回路ＲＡＳＣは、アドレスバクフ
ァＡＤＢから出力される内部アドレス信号ａＱ、ａＱ・
・・ａｎ 、ａｎの内の所定の内部アドレス信号ａｙを
受けて、メモリセルに保持されたデータが読み出される
べきメモリマットＭＡＴＯ〜ＭＡＴｎに結合されたリー
ドアンプ回路ＲＡＯ−ＲＡｎを動作状態とさせるための
制御信号φｒＱ〜φｒｎを発生する。 上記タイミング発生回路ＴＧは、外部から供給されるラ
イトイネーブル信号ＷＥをラッチするためのラッチ回路
ＬＴ及び上記ラッチ回路ＬＴから出力される反転内部ラ
イトイネーブル信号Ｗ１を受けて内部書込パルスφＷを
発生するライトパルス発生ユ二ッ）ＷＰＧ ＵＮＩＴ
を含む。上記ライトハルス発生ユニットＷＰＧ ＵＮ
ＩＴについては、第４図でさらに詳細に説明される。 第４図には、第１図又は第３図の論理機能付メモリのタ
イミング発生回路ＴＧの詳細な回路図が示されている。 同図には、タイミング発生回路ＴＧのうち、上述のライ
トイネーブル信号ＷＥを受ける入力ラッチとパルス拡幅
回路ＰＷＥ、レベル変換回路ＬＣ及び書き込みパルス発
生回路ＷＰＧが部分的に示されている。タイミング発生
回路ＴＧの他の回路については、この発明と直接関係が
ないので、説明を割愛する。なお、同図において、チャ
ンネル（バックゲート）部に矢印が付加されるＭＯＳＦ
ＥＴはＰチャンネル型であり、矢印の付加されないＮチ
ャンネルＭＯ８ＦＥＴと区別される。また、図示される
バイポーラトランジスタは、すべてＮＰＮ型トランジス
タである。尚、後述されるフリップフロップＢＦＩは第
３図に示されたタイミング発生回路ＴＧ内のラッチ回路
ＬＴＫ対応する。また、パルス拡幅回路ＰＷＥ、レベル
変換回路ＬＣ及び書き込みパルス発生回路ＷＰＧは第３
図に示される書き込みパルス発生ユニッ）ＷＰＧ Ｕ
ＮＩＴに含まれている。 第４図において、論理機能付メモリに供給されるライト
イネーブル信号ＷＥは、フリップフロップ回路ＢＦＩの
入力端子りに入力される。フリップフロップ回路ＢＦＩ
は、特に制限されないが、第５図に示される様なバイポ
ーラトランジスタからなるＥＣＬシリーズゲートで構成
することができる。フリップフロップ回路ＢＦＩの反転
クロック入力端子Ｃには、外部から供給される反転クロ
ック信号ＣＰが入力される。この反転クロック信号ＣＰ
は、通常ＥＣＬレベルのハイレベルとされ、所定の時間
間隔をおいて周期的にロウレベルとされる。フリップフ
ロップ回路ＢＦＩの非反転出力信号Ｑは、内部制御信号
ｗｅとして、タイミング発生回路ＴＧの図示されない他
のパルス発生回路に供給される。フリップフロップ回路
ＢＦＩの反転出力信号Ｑは、反転内部制御信号ｗｅとさ
れ、ノアゲート回路ＢＧＩの一方の入力端子に供給され
る。ノアゲート回路ＢＧＩは、第６図に示されるＥＣＬ
ゲート回路で構成することができる。 すなわち、第６図に示されるように、ノアゲート回路Ｂ
ＧＩは、そのベースに反転内部制御信号１１を受けるバ
イポーラトランジスタＴ３１．そのベースに反転内部ク
ロック信号「うを受けるバイポーラトランジスタＴ３２
、上記トランジスタＴ３１及びＴａ２のそれぞれのエミ
ッタが結合されたベースを有するバイボー２トランジス
タＴ３３、上記トランジスタＴ３３と差動形態で結合さ
れかつ、そのベースに基準電位Ｖｂｂ３が供給されたバ
イポーラトランジスタＴ３４、上記トランジスタＴ３３
と電源端子Ｖｅｅとの間に設けられた電流源Ｃ８４、上
記差動トランジスタＴ３３及びＴａ２の共通エミッタと
電源端子Ｖｅｅとの間に設ゆられた電流源Ｃ８５、上記
差動トランジスタＴ３３及びＴａ２のそれぞれのコレク
タと電源端子Ｖｓｓとの間に設けられた抵抗手段Ｒ１２
及びＲ１３、及び、出力バイボー２トランジスタＴ３５
及び抵抗手段Ｒ１４を含むエミッタ・７才ロワー出力回
路、とを含む。第６図から容易に理解できる様に、反転
内部制御信号ｗｅ及び反転内部クロック信号ｅｃｐが共
にローレベルの期間のみにおい【、出力信号Ｗτがロー
レベルとされる。 前述のように、この実施例の論理機能付メモリの入力動
作は、反転クロック信号ＣＰに従って同期化される。ま
た、論理機能付メモリの動作モードは、ライトイネーブ
ル信号ＷＥがロウレベルとされるとき読み出し動作モー
ドとされ、またライトイネーブル信号ＷＥがハイレベル
とされるとき書き込み動作モードとされる。ライトイネ
ーブル信号ＷＥは、反転クロック信号ＣＰの立ち下がり
エツジにおいて、フリップフロップ回路ＢＦＩに取り込
まれる。その結果、上記内部制御信号ｗｅ及び反転内部
制御信号Ｗ１が選択的にノ・イレベル又はロウレベルと
され、そのサイクルにおける論理機能付メモリの動作モ
ードが決定される。 反転クロック信号ＣＰは、それと実質的に同位相とされ
る反転内部クロック信号○として、パルス拡幅回路ＰＷ
Ｅを構成するトランジスタＴ１のベースに供給されると
ともに、タイミング発生回路ＴＧの他の回路及び、第３
図に示された入力ラッチ回路ＬＴ、・・・、ＴＬに供給
される。 パルス拡幅回路ＰＷＥは、上記トランジスタＴ１と差動
形態とされるトランジスタＴ２を含む。 トランジスタＴ１及びＴ２のエミッタは共通結合され、
さらにトランジスタＴ３及び抵抗Ｒ３を介して、所定の
電源電圧Ｖｅｓに結合される。トランジスタＴ３及び抵
抗Ｒ３は、差動トランジスタＴ１・Ｔ２に動作電流を供
給する定電流源として機能する。トランジスタＴ１及び
Ｔ２のコレクタは、対応する抵抗Ｒ１及びＲ２を介して
、回路の接地電位にそれぞれ結合される。トランジスタ
Ｔ２のベースには、所定のバイアス電圧ｖｂ１が供給さ
れる。 これにより、差動トランジスタＴ１・Ｔ２は、反転クロ
ック信号ＣＰに対し、上記バイアス電圧Ｖｂｌをｌ１ｍ
理スレッシホルトとする電流スイッチ回路として機能す
る。すなわち、反転クロック信号ＣＰのレベルが、バイ
アス電圧Ｖｂｌよりも高いＥＣＬレベルのハイレベルと
されるとき、トランジスタＴ１がオン状態となり、トラ
ンジスタＴ２はカットオフ状態となる。このとき、トラ
ンジスタＴ１のコレクタ電圧は、トランジスタＴ３を介
して供給される動作電流値と抵抗Ｒ１によって決まる所
定のＥＣＬレベルのロウレベルとされる。また、トラン
ジスタＴ２のコレクタ電圧は、回路の接地電位のような
ＥＣＬレベルのノーイレベルとされる。一方、反転クロ
ック信号ＣＰのレベルが、バイアス電圧ｖｂ１よりも低
いＥＣＬレベルのロウレベルになると、トランジスタＴ
１はカットオフ状態となり、代わってトランジスタＴ２
がオン状態となる。このとき、トランジスタＴｌのコレ
クタ電圧は、回路の接地電位のよ５なＥＣＬレベルのハ
イレベルトサレ、トランジスタＴ２のコレクタ電圧は、
トランジスタＴ３を介して供給される動作電流値と抵抗
Ｒ２によって決まる所定のＥＣＬレベルのロウレベルと
される。 トランジスタＴ１のコレクタと回路の接地電位との間に
は、特に制限されないが、抵抗Ｒ１と並列形態にキャパ
シタＣ１が設けられる。また、トランジスタＴ２のコレ
クタと回路の接地電位との間には、抵抗Ｒ２と並列形態
にキャパシタＣ２が設けられる。特に制限されないが、
抵抗Ｒ２には、さらにダイオードＤ１が、そのアノード
を回路の接地電位に結合する形で並列形態に設けられる
。 このうち、キャパシタＣ２は、後述するように、トラン
ジスタＴ２がオン状態に変化するときに比較的ゆっくり
とディスチャージされ、反転クロック信号ＣＰに対する
パルス拡幅回路ＰＷＨの遅延時間ｔｂを決定する。また
、キャパシタＣ１は、トランジスタＴ１がオン状態に変
化するときに比較的ゆっくりとディスチャージされ、パ
ルス拡幅回路ＰＷＥの出力信号すなわち反転内部クロッ
ク信号ｉ１のパルス幅ｔｗ２を決定する。ダイオードＤ
１は、トランジスタＴ２がオン状態とされるとき、その
コレクタ電圧が低くなりすぎないようにクランプする作
用を持つ。すなわち、トランジスタＴ２は、ダイオード
Ｄ１によって非飽和動作させられる。 トランジスタＴ１のコレクタ電圧は、トランジスタＴ４
及び抵抗Ｒ４からなるエミツタ７オロワ回路を介して、
トランジスタＴ５のベースに供給される。トランジスタ
Ｔ５は、トランジスタＴ６と差動形態とされる。トラン
ジスタＴ５及びＴ６の共通結合されたエミッタと回路の
電源電圧Ｖｅｓとの間には、トランジスタＴ７及び抵抗
Ｒ６からなる定電流源が設けられる。トランジスタＴ５
のコレクタは、上記トランジスタＴ２のコレクタに共通
結合され、トランジスタＴ６のコレクタは、抵抗ＢＩ５
を介して回路の接地電位に結合される。 トランジスタＴ６のベースには、上記バイアス電圧Ｖｂ
ｌが供給される。 これにより、差動トランジスタＴ５・Ｔ６は、トランジ
スタＴ４のエミッタ電圧すなわちトランジスタＴ Ｉの
コレクタ電圧よりトランジスタＴ４のベース・エミッタ
電圧分だけ低くされた内部信号に対して、バイアス電圧
Ｖｂｘを論理スレッシホルトとする電流スイッチ回路と
して機能する。 また、トランジスタＴ５は、そのコレクタが上記トラン
、ジスタＴ２のコレクタに共通結合されることで、トラ
ンジスタＴ２とともにノア（ＮＯＲ）ゲート回路形態と
される。トランジスタＴ２及びＴ５のコレクタ電圧は、
トランジスタＴ８及び抵抗Ｒ７からなるエミツタ７オロ
ワ回路を介して出力され、このパルス拡幅回路ＰＷＥの
出力信号すなわち反転内部クロック信号ｅｃｐとされる
。反転内部クロック信号ｅｃｐは、上述のノアゲート回
路ＢＧＩの他方の入力端子に供給される。 パルス拡幅回路ＰＷＥは、スの動作により、反転クロッ
ク信号ＣＰの立ち下がりに対して所定の遅延時間ｔｂを
持ち、また反転クロック信号ＣＰのパルス幅ｔ ｗ １
より大きなパルス＠ｔＷ２を持つ反転内部クロック信号
ｅｃｐを形成する。すなわち、反転クロック信号ＣＰが
・・イレペルとされるとき、・斗うンジスタＴ１がオン
状態となり、トランジスタＴ２はカットオフ状態となる
。このとき、トランジスタＴ１のコレクタ電圧は、ＥＣ
Ｌレベルのロウレベルとされる。また、トランジスタＴ
２のコレクタ電圧は、回路の接地電位のようすＥ ＣＬ
レベルのハイレベルとされ、キャパシタＣ２はディスチ
ャージされる。 反転クロック信号ＣＰがノ・イレベルからロウレベルに
変化されると、トランジスタＴ１がカットオフ状態とな
り、代わってトランジスタＴ２がオン状態となる。した
がって、トランジスタＴ２のコレクタ電圧は、所定のロ
ウレベルに変化しようとする。ところが、トランジスタ
Ｔ２を介して流される動作電流は当初キャパシタＣ２の
チャージ電流となることから、そのレベルは徐々にロウ
レベルに変化する。このため、反転内部クロック信号ｅ
ｃｐは、反転クロック信号ＣＰの立ち下がりに対し、キ
ャパシタＣ２の静電容量によって決まる所定の遅延時間
ｔｂだけ遅れてロウレベルとされる。トランジスタＴ１
がカットオフ状態となることで、そのコレクタ電圧は回
路の接地電位のようなハイレベルとされ、トランジスタ
Ｔ５がオン状態となる。トランジスタＴ１のコレクタ電
圧がハイレベルとされることで、キャパシタＣＩがディ
スチャージされる。 次に、反転クロック信号ＣＰが再度ハイレベルとされる
と、トランジスタＴ１がオン状態となり、トランジスタ
Ｔ２はカットオフ状態となる。これにより、トランジス
タＴ１のコレクタ電圧はロウレベルに変化しようとする
が、トランジスタＴ１を介して流される動作電流が尚初
キャパシタＣ１のチャージ電流となることから、そのレ
ベルは除徐にロウレベルに変化する。このため、この間
、トランジスタＴ５がオン状態を持続し、反転内部クロ
ック信号１１は、反転クロック信号ＣＰの立ち上がり変
化に対し、キャパシタＣ１の静電容量によって決まる所
定の遅延時間ｔｗ２だけ遅れてハイレベルとされる。言
うまでもなく、この遅延時間ｔｗ２は、反転内部クロッ
ク信号「うのパルス幅を決定する。 ノアゲート回路ＢＧＩの反転出力信号は、反転内部信号
ｊτ（第２の内部信号）として、レベル変換回路ＬＣを
構成するＰチャンネルＭＯ８ＦＥＴＱ２のゲートに供給
されるとともに、ＰチャンネルＭＯ８ＦＥＴＱｌ及びＱ
３のソースに供給される。この反転内部信号Ｗτは、通
常ハイレベルとされ、上記反転内部制御信号７７及び反
転内部クロック信号ｅｃｐがともにロウレベルとされる
とき、選択的にロウレベルとされる。 レベル変換回路ＬＣは、回路の接地電位と電源電圧との
間にトーテムポール形態に設けられる２個のバイポーラ
トランジスタＴ９及びＴ １０を含む。トランジスタＴ
９のペースと回路の接地電位との間には、上記Ｍ （Ｊ
Ｓ Ｆ Ｅ Ｔ Ｑ ２が設けられ、またトランジス
タＴ９のベースと回路の電源電圧との間には、Ｎチャン
坏ルＭ（ＪＳＦＥ’ｌ’Ｑ１２が設けられる。Ｍ Ｕ
Ｓ Ｆ ）！； ’Ｌ’ Ｑ、 １２のケートは、Ｎチ
ャンネルＭＯ８ＦＥＴＱ１１のゲートに共通結合され、
さらにそのドレインに結合される。八１０８Ｆ’ＥＴＱ
１１（７）／−スは、回路のｔｓｔ圧ＫＭ合される。ま
た、そのドレインと上記Ｍ ０８ Ｆ ＥＴＱ２のゲー
トとの間には、上記Ｍ ＯＳ Ｆ Ｂ ’ｌ’ Ｑ。 １が設けられる。ＭＯ８ＦＥＴＱ、］のゲートには、特
に制限されないが、所定のバイアス電圧ｖｂ２が供給さ
れる。これにより、ＭＯ８Ｆ’Ｅｉ’Ｑｌ及びＱｌｌは
、ＭＯ８壬’ＥＴＱ１２が、上記反転内部信号ＷＣに対
して、上記バイアス電圧■ｂ２によって決まる所定の論
理スレッシホルトを持つように作用する。 一方、トランジスタＴ１０のベーストソノコレクタとの
間には、ＮチャンネルＭＯ８ＦＥＴＱ１４が設けられる
。また、トランジスタ’ｌ’１Ｏ（７）ベースと回路の
電源電圧との間には、ＮチャンネルＭ（ＪＳＦＥＴＱ１
５が設けられる。ＭＯＳ）ｉ”ＥＴＱ１５のゲートは、
トランジスタＴＩＯのコレクタに共通結合される。Ｍ０
８ＦＥＴＱ１４のゲートと回路の電源電圧との間には、
ＮチャンネルＭＵＳＦＥＴＱ１３が設けられる。ＭＯ８
ＦＥＴＱ１３は、そのゲートがそのドレインに共通結合
されることＫよって、ダイオード形態とされる。ＭＯ８
ＦＥＴＱ］３のドレインと上記Ｍ ＯＳ ＦＥ ’ｌ’
Ｑ ２のケートとの間には、上記Ｍ ＯＳ ＦＥ ｉ
’ Ｑ ３が設ケラれる。Ｍ ＯＳ Ｆ Ｅ ’Ｉ’
Ｑ ３のケートには、所定のバイアス電圧ｖｂ３が供給
される。これによジ、Ｍ （Ｊ Ｓ Ｐ’ Ｅ Ｔ Ｑ
３及びＱ１３は、Ｍ ＯＳ Ｆ Ｅ’１’ Ｑ１４が
、反転内部信号ｗｅに対して、バイアス電圧ｙｂ３によ
って決まる所定の論理スレッシホルトを持つように作用
する。 トランジスタＴ９のエミッタ及びトランジスタＴＩＯの
コレクタの共通結合されたノードのレベルは、レベル変
換回路ＬＣの出力信号すなわち内部信号ｍ ｗ ｃとし
て、タイミング発生回路ＴＧの書き込みパルス発生回路
ＷＰＧに供給される。 反転内部信号ＷＣが所定の）・イレペルとされるとき、
ＭＯ８ＦＥＴＱ１２及びＱ１４はともにオン状態となり
、Ｍ ＯＳ ｌ＝’ Ｅ ’１’ Ｑ ２はオフ状態と
なる。これＫより、トランジスタＴ９は、そのベース電
流が切断され着たそのベース容量がディスチャージされ
ることでカットオフ状態となり、トランジスタＴＩＯは
、そのコレクタ電位が充分低下するまでの間ＭＯ８ＦＥ
ＴＱＩ ４を介（５，てペース電流が流されることでオ
ン状態となる。このため、レベル変換回路ＬＣの出力信
号すなわち内部信号ｍ ｗ ｃは、はぼ回路の電源電圧
のようなＣＭ（ＪＳレベルのロウレベルとされる。一方
、反転内部信号ｗｃが所定のロウレベルとされると、Ｍ
ＯＳＦＥＴ０．１２及びＱ１４Ｖｉオフ状態となり、代
わってＭＯ８ＦＥＴＱ２がオン状態となる。これにより
、トランジスタＴ９がオン状態となり、トランジスタＴ
１０はオフ状態となる。このため、レベル変換回路Ｌ
Ｃの出力信号すなわち内部信号ｍｗｃは、回路の接地電
位よりトランジスタＴ９のベース・エミッタ電圧分だけ
低下されたＣＭＯＳレベルのハイレベルとされる。 曹き込みパルス発生回路ＷＰＧは、時に制限されないが
、ノアケート回路ＮＯＧ！及びＮ０Ｇ２が父差接続され
てなるフリップフロ７１回路Ｆ Ｉ”１を基本構成とす
る。ノアケート回路Ｎ０ＧＩ及びＮ（ＪＧ２を含む書き
込みパルス発生回路ＷＰＧの各回路素子は、そのＩ介と
んどがＣ〜１０Ｓによって構成される。たとえば、それ
ぞれのノアケート回路Ｎ０Ｇ１及びＮ０Ｇ２は、第７図
に示される様に、電源端子Ｖｓｓと出力端子ｏｎｔと間
でそのソース・ドレインパスがシリーズ接続されたＰチ
ャネルＭ（Ｊ８ＦＥ’ｌ″Ｍｌ及びＭ２と出力端子Ｏｕ
ｔと電源端子■ｅｅとの間にそのリースドレインバスが
並列接続さねたＮチャネルＭＯＳ Ｆ Ｅ’１’Ｍ３及
びＭ４によって、構成することができる。 尚、ＭＯ８ＦＥ’ｌ’Ｍｘ及びＭ２のゲート電極は、そ
れぞれＭＱＳＦＥＴＭ３及びＭ４のゲート電極に結合さ
れて、入力端子ＩＮｌ及びＩＮ２を構成する。ノアケー
ト回路Ｎ０Ｇ１の一方の入力端子は、フリップフロップ
回路Ｆ Ｆ １のセット入力端子とされ、上記レベル変
換回路ＬＣから内部信号ｍｗｃが供給される。ノアケー
ト回路Ｎ０Ｇ２の一方の入力端子は、フリップフロ７１
回路ｋ” Ｆｌのリセット入力端子とされ、インバータ
回路Ｎ６の出力信号すなわちリセット信号ｒｗｐが供給
される。ノアゲート回路Ｎ０ＧＩの出力信号は、フリッ
プフロップ回路ＦＦ１の反転出力信号すなわち反転内部
信号ｗｐとして、出力トランジスタＴ１１のベースに供
給される。また、ノアゲート回路Ｎ０Ｇ２の出力信号は
、フリップフロップ回路ＦＦＩの非反転出力信号すなわ
ち内部信号ｗｐとし２て、インバータ回路Ｎ２の入力端
子に供給される。インバータ回路Ｎ２は、インバータ回
路Ｎ３と直列形態とされ、遅延回路ＤＬＩを構成する。 インバータ回路Ｎ３の出力信号は、ナントゲート回路Ｎ
ＡＧ１の第２の入力端子に供給されるとともに、４個の
インバータ回路Ｎ４〜Ｎ５からなる遅延回路ＤＬ２を経
て、上記ナントゲート回路ＮＡＧＩの第３の入力端子に
供給される。ナントゲート回路ＮＡＧＩの第１の入力端
子には、上記内部信号ｍｗｃのインバータ回路Ｎ１によ
る反転信号が供給される。ナントゲート回路ＮＡＧ１の
出力信号は、インバータ回路Ｎ６を経て、上記リセット
信号ｒｗｐとされる。尚、上記ナントゲート回路は、一
般的なＣＭ（Ｊ８ナントゲート回路で構成することがで
きる。 内部信号ｍＷＣがＣＭＯＳレベルのロウレベルとされる
とき、インバータ回路Ｎ１の出力信号はハイレベルとな
る。したがって、その直前においてフリップフロップ回
路Ｆ Ｆ １がセット状態とされ内部信号ｗｐがハイレ
ベルであると、リセット信号ｒｗｐがハイレベルとなり
、フリップフロッグ回路Ｆ Ｆ １はリセット状態とさ
れる。 内ｍｓ号ｍｗｃがｃＭｏｓレベルの）１イレベルとされ
ると、インバータ回路Ｎ１の出力信号がロウレベルとな
る。それによって、リセット信号ｒｗｐは、強制的にロ
ウレベルとされる。したがって、フリップフロップ回路
ＦＦ１の内部信号ｗｐ出力端子と、そのリセット端子と
の間の経路は、等制約に偶数段のインバータ回路が存在
するため、リングオシレータが存在するように見える。 しかシナがら、インバータＮｌによって、上記リングオ
シレータの発振が防止される。また、内部信号ｍ ｗ
ｃがハイレベルとされることで、フリップフロップ回路
ＦＦＩの反転出力信号すなわち反転内部信号ｗｐがロウ
レベルとなる。これにより、フリップフロップ回路ＦＦ
Ｉの非反転出力信号すなわち内部信号ｗｐが、ハイレベ
ルとなり、フリップフロッグ回路ＦＦｌけいわゆるセッ
ト状態とされる。フリップフロップ回路ＦＦ１は、内部
信号ｍｗｃがロウレベルに戻された後も、リセット信号
ｒ ｗ ｐがハイレベルとされるまでセット状態を保持
する。 内部信号ｗｐのハイレベルは、遅延回路ＤＬ１及びＤＬ
２を経て、ナントゲート回路ＮＡＧ１の第２及び第３の
入力端子に伝達される。このとき、内部信号ｍＷＣはロ
ウレベルとされインバータ回路Ｎ１の出力信号はハイレ
ベルとされることから、リセット信号ｒｗｐがハイレベ
ルとなる。このため、フリップフロップ回路ＦＦＪはリ
セット状態とされ、反転内部信号ｗｐはハイレベルとな
り、内部信号ｗｐはロウレベルとなる。これらのことか
ら、フリップフロッグ回路ＦＦＩの出力信号すなわち反
転内部信号ｗｐは、レベル変換回路ＬＣの出力信号すな
わち内部信号ｉｎ Ｗ Ｃがハイレベルとされることで
立ち下がり、遅延回路ＤＬＩ及びＤＬ２の遅延時間に相
当するパルス＠を持つネガティブパルスとされる。尚上
述のインバータ回路Ｎ１〜Ｎ５のそれぞれは、第８図に
示されるＰチャネルＭＯ８ｆ”ＥＴＭ５とＮチャネルＭ
Ｏ８ＦＥＴＭ６を含むＣＭＯＳインバータ回路によって
構成することができる。 書き込みパルス発生回路ＷＰＧＦｉ、特に制限されない
が、トーテムポール形態とさねるバイポーラトランジス
タ１１１１及びＴＩ２を基本構成とするバイポーラ・Ｃ
ＭＯ８複合駆動回路を含む。トランジスタＴｌｌのコレ
クタは回路の接地電位に結合され、そのベースには上記
反転内部信号ｗｐが供給される。トランジスタＴ１２の
エミッタは、回路の電源電圧に結合される。また、トラ
ンジスタＴＩ２のベースとそのコレクタとの間にはＮチ
ャンネルＭＯ８ＦＥＴＱＩ ６が設けられ、そのベース
と回路の電源電圧との間にはＮチャンネルＭＯ８ＦＥＴ
Ｑ１７が設けられる。Ｍ ０８ ｋ’ Ｅ ’１’ Ｑ
１６のゲートＶＣは、特に制限されないが、レベル変換
回路ＬＣの出力信号すなわち内部信号ｍｗｃが供給され
る。また、ＭＯ８ＦＥＴＱＩ ７のケートは、トランジ
スタ’１１’ １２のコレクタに共通結合される。トラ
ンジスタＴｌｌのエミッタ及びトランジスタＴ１２のコ
レクタの共通結合されたノードのレベルは、−１ｉｎ込
みパルス発生回路ＷＰＧの出力信号すなわち上記反転タ
イミング信号φＷとされる。 内部信号ｍ ｗ ｃがロウレベルとされ反転内部信号Ｗ
ｐがハイレベルとされるとき、トランジスタＴｌｌがオ
ン状態となり、トランジスタ’ｌ’１２は、ＭＯ８ＦＥ
ＴＱＩ ６がオフ状態とされそのペース電流が流されな
いことでカットオフ状態となる。 このため、反転タイミング信号φＷは、回路の接地電位
からトランジスタＴｌｌのベース・エミッタ電圧分だけ
低くされたＣＭＯＳレベルのノ・イレベルとされる。内
部信号ｍｗｃがノーイレベルとされ反転内部信号ｗｐが
ロウレベルとされると、トランジスタ’Ｉ’ｌｌｄカッ
トオフ状態となり、代わってトランジスタＴ１２がオフ
状態となる。このため、反転タイミング信号φＷは、回
路の電源電圧のようなＣＭＯＳレベルのロウレベルとさ
れる。 このようなバイポーラ・ＣＭＯ８複合、駆動回路が設け
られることで、書き込みノくルス発生回路ＷＰＧから出
力される反転タイミング信号φＷの駆動能力が拡大され
る。 第１０図には、第４図のタイミング発生回路ＴＧの一実
施例のタイミング図が示されている。同図に従って、こ
の冥施例のタイミング発生回路ＴＧの動作の漿要を説明
する。 第１０図において、論理機能付メモリは、反転クロック
信号ＣＰの立ち下がり変化に先立ってライトイネーブル
信号ＷＥがハイレベルとされることで、薔き込み動作モ
ードとされる。 タイミング発生回路ＴＧでは、反転クロック信号ＣＰの
立ち下がりエツジにおいてライトイネーブル信号ＷＥが
ハイレベルであることから、ツリツブフロップ回路ＢＦ
Ｉがセット状態とされ、その反転出力信号Ｑすなわち反
転内部制御信号ｗｅがロウレベルとされる。この反転内
部制御信号ｗｅは、ノアゲート回路ＢＧ１によりて、パ
ルス拡幅回路ＰＷＥの出力信号すなわち反転内部クロッ
ク信号ｅｃｐと負論理の論理積がとられ、反転内部信号
ｗｃが形成される。前述のように、反転内部クロック信
号ｅｃｐは、反転クロック信号ＣＰに対しキャパシタＣ
２の静電容量によって決まる所定の遅延時間ｔｂだけ遅
延される。また、反転内部クロック信号ｅｃｐは、キャ
パシタＣ１の静電容量によって決まる所定のパルス＠ｔ
Ｗ２’ｆｔ持−Ｄように設計される。つまり、上記遅延
時間ｔｂは、フリップフロップ回路Ｂ Ｆ １の状態遷
移時間をカバーし、反転タイミング信号φＷの立ち上が
りタイミングを設定する。また、上記ノくルス幅ｔｗ２
は、レベル変換回路ＬＣによるレベル変換動作を充分保
証しつる時間幅とされる。 反転内部信号ｗｃは、レベル変換回路ＬＣによって反転
され、さらにＣＭＯＳレベルに変換された後、内部信号
ｍｗｃとされる。 書き込みパルス発生回路ＷＰＧでは、内部信号ｍｗｃが
ハイレベルとされることで、まずフリップフロップ回路
ＦＦＩの反転出力信号すなわち反転内部信号ｗｐがロウ
レベルとされる。同時にその非反転出力信号すなわち内
部信号ｗｐはノ・イレベルとされる。ツリツブフロップ
回路Ｆ Ｉ” １は、内部信号ｍ ｗ ｃがロウレベル
に戻された後も、リセット信号ｒｗｐがノ・イレベルと
されるまでセット状態を保持する。反転内部信号ｗｐは
、バイポーラ・ＣＭＯ８複合駆動回路を経て、書き込み
ノ（ルス発生回路ＷＰＧの出力信号すなわち反転タイミ
ング信号φＷとされる。 内部信号ｗｐが）・イレペルとされてから遅延回路ＤＬ
Ｉの遅延時間ｔｄ１が経過し、さらに遅延回路ＤＬ２の
遅延時間ｔｄ２が経過すると、リセット信号ｒｗｐが７
１イレベルとなる。これにより、フリップフロップ回路
ＦＦＩはリセット状態とされ、反転内部信号ｗｐ及び反
転タイミング信号φＷはハイレベルとなる。リセット信
号ｒｗｐは、内部信号ｗｐがロウレベルとされてから遅
延回路ＤＬＩの遅延時間ｔａ１が経過すると、ロウレベ
ルに戻される。 以上のように、この実施例の論理機能付メモリの入力動
作は、反転クロック信号ＣＰに従って同期化される。論
理機能付メモリが書き込み動作モードとされるとき、ラ
イトアンプＷＡに供給される書き込みパルスすなわち反
転タイミング信号φＷは、ライトイネーブル信号ＷＥを
上記反転クロック信号ＣＰｌＣよって取り込んだ後、論
理機能付メモリのタイミング発生回路ＴＧ＆Ｃよって自
律的に形成される。反転クロック信号ＣＰは、ＥＣＬレ
ベルとされ、ＥＣＬ論理回路の動作限界にそった極めて
狭いパルス幅を持つものとされる。また、書き込みパル
ス発生回路ＷＰＧは、低消費電力化を削減しレイアウト
所要面積を縮小するため、ＣＭＯ８論理回路によって構
成される。このため、この実施例の論理機能付メモリで
は、１ず反転クロック信号ＣＰをパルス拡幅回路ＰＷＨ
に入力し、その立ち下がりを所定の遅延時間ｔｂだけ遅
延させるとともに、そのパルス幅をレベル変換回路ＬＣ
のレベル変換動作が安定して行われるようなパルス幅ｔ
ｗ２とする。パルス拡幅回路）’Ｗ ）：の出力信号は
、ライトイネーブル信号ＷＥに従っテ形成される内部制
御信号と陶理績がとられ、レベル変換回路ＬＣｔｔｃ伝
達され、さらに書き込みパルス発生回路ＷＰＧＩＣ供給
される。こｉｌにより、反転クロック信号ＣＰが極めて
小さなパルス幅とされるにもかかわらず、レベル変換回
路ＬＣによるレベル変換動作は安定して行われ、タイミ
ング発生回路ＴＧの書き込みパルス発生回路ＷＰＧの動
作が安定化されるものである。 以上の本実施例に示されるように、この発明をバイポー
ラ・ＣＭＯ８型Ｏ８Ｍを基本構成とするＥＣＬインタフ
ェースの論理機能付メモリ等の半導体集積回路装置に適
用した場合、次のような効果が得られる。 （１）極めてパルス幅の狭いクロック信号又はそれに従
って形成される内部信号は、パルス拡幅回路によってそ
のパルス幅が拡幅された後、レベル変換回路に供給され
る。 上記パルス拡幅回路は、上記レベル変換回路のゲート遅
延時間ｔｐｄとほぼ同一またはそれ以上のパルス幅をも
つように、パルス幅の狭いクロック信号のそのパルス幅
全拡大する。それによって、レベル変換回路のレベル変
換動作が安定化される。 したがって、上記クロック信号又はそれに従って形成さ
れる内部信号の信号レベルを、確実に所定の信号レベル
に変換できるという効果が得られる０（２）上記（１１
項により、例えば論理機能付メモリ等の！き込みパルス
発生回路の動作を安定化［７、タイミング条件を満足し
つる書き込みパルスを形成できるという効果が得られる
。 （３）上記（１）項及び（２）項により、書き込みパル
ス発生回路を含む論理機能付メモリ等の誤動作を防止し
、その信頼性を高めることができるという効果か得られ
る。 以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱し７ない範囲で種々変更
可能であることはいうまでもない。例えば、第１図の回
路図において、パルス拡幅回路ＰＶＶＥは、複数のバイ
ポーラゲート回路を直列形態に接続することで、遅延時
間ｔｂ及びパルス幅ｔＷ２を況定するものであってもよ
い。 また、書き込みパルス発生回路ＷＰＧの遅延回路ＤＬＩ
及びＤＬ２を構成するＣ Ｍ ０８インバ一タ回路の段
数は任意である。ライトイネーブル信号ＷＥや反転クロ
ック信号ＣＰ及び反転タイミング信号φＷ等は、それぞ
れ論理条件が反転されるものであってもよい。パルス拡
幅回路ＰＷＥ、レベル変換回路ＬＣ，書大込みパルス発
生側路ＷＰＧは１、電源電圧の極性を反転できれば、Ｎ
ＰＮ型トランジスタに換えてＰＮＰＮＰ型トランジスタ
ラ、ま九ＰチャンネルＭ ＯＳ Ｆ Ｅ ’ｌ’及びＮ
チャンネルＭＯ８ＦＥＴを入れ換えて構成することがで
きる。 第１図のブロック図において、メモリセルは０Ｍ０８に
より構成されるものであってもよいし、メモリアレイＭ
ＡＲＹは複数のメモリマットにより構成されるものであ
ってもよい。さらに、第４図に示されるタイミング発生
回路ＴＧの具体的な回路構成や第１図に示される論理機
能付メモリのブロック構成及び制御信号やタイミング信
号の組み合わせ等１種々の実施形態を採りうる。 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である論理機能付メモリの
書き込みパルス発生回路に適用［７た場合について説明
Ｅ７たが、それに限定されるものではなく、例えば、論
理機能付メモリのクロック分配回路等にも適用すること
もできる。この場合、例えば反転クロック信号ＣＰをパ
ルス拡幅回路ＰＷＥＫよって拡幅してレベル変換［２、
さらＫもとのパルス幅に縮小した後、内部クロック信号
として各回路に分配することができる。これによシ、極
めてパルス幅の小さな反転クロック信号ＣＰをもとに％
同様なパルス幅を持つＣＭＯＳレベルの内部クロック信
号を得ることができる。この発明は、さらにバイポーラ
・０ＭＯ８型１（、ＡＭ単体で用いられるものや論理機
能付メモリを含む各種のディジタル装置等にも適用でき
る。本発明は、少なくとも極めて狭いパルス幅の入力信
号のレベル変換処理を必要とする半導体集積回路装置に
広くオリ用できる。 第１１図には、山記第１図及び第３図に示されたタイミ
ング発生回路ＴＧの他の実施例が示されている。この実
施例が適用される論理機能付メモリにおいて、そのメモ
リアレイＭＡＲＡＹ及びそのメモリマフ トＭ Ａ Ｔ
ｏ −Ｍ Ａ Ｔ ｎには、上記複数のメモリセルＭ
Ｃと、上記メモリセルと同様な構成とされる１個のダミ
ーセルが含まれているものと見なされる。これらのメそ
リセル及びダミーセルは、特に制限されないが、２個の
ＣＭＯＳインバータ回路が互いに交差接続されてなるラ
ッチを基本構成とする。すなわち、第３図に示された高
抵抗負荷型スタティックメモリセルはＣＭＯＳスタティ
ックメモリセルに変更されて、以下の説明が行なわれる
。ダミーセルは、上記ワード巌及び相補データ線のいず
れにも結合されず、後述するように、タイミング発生回
路ＴＧの蛋き込みパルス発生回路ＷＰＧを構成する回路
素子とし７て利用される。 すなわち、第１１図に示された上記省き込みパルス発生
回路ＷＰＧは、上記ダミーセルと、このダミーセルの出
力信号に従ってそのリセット信号を形成する遅延回路と
を含む。遅延回路の遅延時間は、特に制限されないが、
論理機能付メモリの所定の試験工程においてパッドＰｓ
ｉ〜ＰＳ３を介して供給される選択信号Ｓ］〜Ｓ３に従
って、段階的に設定される。すなわち、上記選択信号８
１〜Ｓ３は、上記書き込みパルスのパルス幅を決定する
ために利用される。これらの選択信号８１〜Ｓ３は、上
記ダミーセルの動作特性に従って選択的に形成される。 つまり、書き込みパルスのパルス幅は、ダミーセルすな
わちこのダミーセルと同様なプロセスバラツキを呈する
メモリセルの動作特性にみあって、設定され、最適化さ
レル。 第１１図において、特に制限されないが１ タイミンク
発生回路ＴＧの周辺には、論理機能付メモリの所定の試
験工程において利用されるパッドＰｗｅ、Ｐｅｐ、Ｐｓ
１〜Ｐｓ３及びｌ’ｗが設けられる。また論理機能付メ
モリの所定の試験工程において、上記ライトイネ−フル
信号Ｖｌ／Ｅ及び反転クロック信号ＣＰは、外部に接続
される試験装置から対応するパッドｐｗｅ及びＰｃｐｙ
介して直接供給される。 尚、以下の説明において、特に述べないかぎり、第４図
と同一符号（記号）が付された部分は互いに同一、ある
いは、互いに対応する部分を示している。 第１１図に示されたタイミングパルス発生回路ＴＧは、
Ｗ、４図と同様に、外部から供給されるライトイネーブ
ル信号ＷＥＱ保持するフリップフロップ回路ＢＦＩを含
む。さらに、このフリップフロップ回路ＢＦＩは、外部
から供給される反転クロックパルスＣＰのローレベルに
応答して上記ライトイネーブル信号ＷＥをその内部にラ
ッチする。 反転クロック信号ＣＰは、さらに遅延回路ＢＤ１の入力
端子に供給される。遅延回路ＢＤＩは、Ｉ＃に制限され
ないが、バイポーラトランジスタからなる電流スイッチ
回路を基本構成とする。遅延回路ＢＬ）１の出力信号は
、反転遅延クロック信号ｄｃｐとして、ノアゲート回路
ＢＧｔの一方の入力端子に供給される。 フリツプフロツプ回路ＢＦＩの非反転出力信号Ｑｌ−ｔ
、 ％に制限されないが、内部ライトイネーブル信号ｗ
ｅとして、タイミング発生回路ＴＧの図示されない他の
パルス発生回路に供給される。フリップフロップ回路Ｂ
Ｆ１の反転出力信号Ｑは、反転内部ライトイネーブル信
号ｗｅとされ、上記ノアゲート回路ＨＧＩの他方の入力
端子に供給される。ノアゲート回路ＢＧＩは、バイポー
ラトランジスタからなるＥＣＬシリーズゲート回路を基
本構成とする。 前述のように、この実施例の論理機能付メモリの入力動
作は、反転クロック信号ＣＰに従って同期化される。ま
た、論理機能付メモリの動作モードは、ライトイネーブ
ル信号ＷＥに従って、選択的に読み出し２モード又は書
き込みモードとされる。 ライトイネーブル信号ＷＥは、反転クロック信号ＣＰの
立ち下がりエツジにおいて、フリップフロップ回路ＢＦ
ＩＫ取り込まれる。 ノアゲート回路ＢＧＩの出力信号すなわち内部信号ＷＣ
は、レベル変換回路ＬＣのＰチャンネルＭＯ８ＦＥＴＱ
２のゲートに供給されるとともて、レベル変換回路ＬＣ
のＰチャンネルＭ（ＪＳＦＥＴＱｌ及びＱ３のソースに
供給される。この内部信号ｗｅは、通常ハイレベルとさ
れ、上記反転内部ライトイネーブル信号ｗｅ及び反転遅
延クロック信号ｄｃρがともにロウレベルとされるとき
、選択的にハイレベルとされる。 レベル変換回路ＬＣは、特に制限されないが、回路の接
地電位と電源電圧との間にトーテムポール形態に設けら
れる２個のバイ゛ポーラトランジスタＴ１及びＴ２を含
む。ここで、回路の電源電圧は１％に制限されないが、
例えば−５，２■のような負の電源電圧とされる。トラ
ンジスタＴ１のベースと回路の接地電位との間には、上
記Ｍ ＯＳ ＦＥＴＱ２が設けられ、またトランジスタ
Ｔ１のベースと回路の電源電圧との間には、Ｎチャンネ
ルＭＯ８ＦＥＴＱ１２が設けられる。Ｍ ＯＳ Ｆ Ｅ
ＴＱ１２のゲートは、ＮチャンネルＭ ＯＳ ｌ−”
Ｂ ’ｉ’ Ｑｌｌのゲートに共通結合され、さらに
そのドレインに結合される。ＭＯ８ＦＥＴＱＩＩのソー
スは、回路の電源電圧に結合される。また、そのドレイ
ンと上記Ｍ ０８ Ｆ Ｅ Ｔ Ｑ ２のケートとの間
には、Ｍ ０８ ＦＥ Ｔ Ｑｌが設けられる。ＭＵＳ
ＦＥＴＱｌのゲートには、特Ｋｆｆｆｌｊ限されないが
、所定のバイアス電圧ｙｂｌが供給される。これにより
、ＭＯＳＦ Ｅ Ｔ Ｑ １及びＱｌｌは、八１０ｓＦ
ＥＴＱ１２が上記内部信号ｗｃに対して上記バイアス電
圧Ｖｂｌによって決まる所定の論理スレッシホルトを持
つように作用する。 一方、 ）ランジスタＴ２のベースとそのコレクタと
の間には、ＮチャンネルＭＯ８ＦＥＴＱ１４が設けられ
る。また、トランジスタＴ２のベースと回路の電源電圧
との間には、ＮチャンネルＭＯ８＃’ｌ弓ｉ’ Ｑ ｌ
５が設けられる。ＭＵＳＦＥＴＱｌ５のゲートは、ト
ランジスタ１１２のコレクタに共通結合される。Ｍ（Ｊ
ＳＰ’Ｅ’ｌ’Ｑ１４のゲートと回路の電源電圧との間
には、ＮチャンネルＭ ＯＳ Ｆ Ｅ１’Ｑ１３が設け
られる。ＭＵＳＦＥＴＱｌ３は、そのゲート及びドレイ
ンが共通結合されることでり′イオード形態とされる。 Ｍ（ＪＳＦＢ’ｌ’Ｑ１３のドレインと上記Ｍ ＯＳ
Ｆ Ｅ ｉ’ Ｑ ２のゲートとの間には、上記Ｍ Ｕ
ＳＦ Ｅ ’１’ Ｑ ３が設けられる。ＭＯ８Ｆ
Ｅ Ｔ Ｑ ３のゲートには、特に制限されないが、所
定のバイアス電圧Ｖｂ２が供給される。これにより、
Ｍ ＯＳ Ｆ Ｅ’１’ Ｑ ３及びＱｌ３は、ＭＵＳ
ＦＥＴＱｌ ４が上記内部信号ＷＣに対してバイアス電
圧ｖｂ２によって決まる所定の論理スレッシホルトを持
つように作用する。 トランジスタＴ１のエミッタ及びトランジスタＴ２のコ
レクタの共通結合されたノードの電位は、レベル変換回
路ＬＣの出力信号すなわち反転セット信号ｓｐとして、
書き込みパルス発生回路ＷＰＧに供給される。 上記内部信号ＷＣが所定のロウレベルとされるとき、Ｍ
ＵＳＦＥＴＱｌ２及びＱｌ４はオフ状態となり、ＭＯ８
ＦＥ’ｌ’Ｑ２がオフ状態となる。これにより、トラン
ジスタＴ１はオン状態となり、トランジスタ１゛２はオ
フ状態となる。このため、レベル変換回路ＬＣの出力信
号すなわち反転セット信号ｓｐは、はぼ回路の接地電位
のようなＣＭＯＳレベルのハイレベルとされる。一方、
内部信号ＷＣが所定のハイレベルとされると、ＭＵＳＦ
ＥＴＱ２はオフ状態となり、代わってＭ ＯＳ Ｆ’
ＥＴＱ１２及びＱｌ４がともにオン状態となる。これに
より、トランジスタＴ１は、そのベース電流が切断され
、またそのベース容量がディスチャージされることでカ
ットオフ状態となり、トランジスタＴ２／Ｉｉ、そのコ
レクタ電位が充分低下するまでの間ＭＯ８１”ＥＴＱ１
４を介【、てペース電流が流されることでオン状態とな
る。このため、レベル変換回路ＬＣの出力信号すなわち
反転セット信号ｓｐは、はぼ回路の電源電圧のようなＣ
ＭＯＳレベルのロウレベルとサレル。 書き込みパルス発生回路ＷＰＧは、特に制限されないが
、メモリアレイＭＡＲＹに設けられるダミーセルＤＣを
基本構成とする。ダミーセルＤＣは、前述のように１
メモリアレイＭＡ １（ｌＹの他のメモリセルと同様な
構成とされ、これらのメモリセルとほぼ同様な動作特性
を持つように設計される。ダミーセルＤＣは、互いに交
差接続されることでラッチ形態とされる２個のＣＭＵＳ
インバータ回路Ｎ１及びＮ２を含む。インバータ回路Ｎ
２の入力端子は、ダミーセルＤＣの反転セット入力端子
とされ、上記レベルに、換回路ＬＣから反転セット信号
ｓｐが供給される。反転セット信号ｓｐけ、さらにナン
トゲート回路ＮＡＧ５の第１の入力端子罠供給されると
ともに、インバータ回路Ｎ１１によって反転された後、
ＮチャンネルＭＯＳＦ’ＥＴＱ］６のゲートに供給され
る。 一方、インバータ回路Ｎ１の入力端子は、ダミーセルＤ
Ｃの反転リセット入力端子とされ、ナントゲート回路Ｎ
ＡＧ５の出力信号すなわち反転リセット信号ｒｐが供給
される。インバータ回路Ｎ１の出力信号は、上記インバ
ータ回路Ｎ２の入力端子に供給されるとともに、ダミー
セルｌ）Ｃの反転出力信号ｗｐと【７て、出力トランジ
スタＴ３のベースに供給される。同様に、インバータ回
路Ｎ２の出力信号は、上記インバータ回路Ｎ１の入力端
子に供給されるとともに、ダミーセルＬ）Ｃの非反転出
力信号ｗｐとして、インバータ回路Ｎ３の入力端子に供
給される。 インバータ回路Ｎ３は、直列形態とされるインバータ回
路Ｎ４とともに遅延素子として機能し２、遅延回路ＤＬ
Ｉを構成する。遅延回路ＤＬＩの遅延時間ｔａ１は、後
述するように、反転リセットｍ号ｒｐのパルス＠を決定
する。また、後述する遅延回路ＤＬ２の遅延時間ｔａ２
とともに、反転タイミング信号φＷのパルス幅を決定す
る。インバータ回路Ｎ４の出力信号すなわち遅延回路Ｄ
Ｌｌの出力信号ｎ１は、上記ナントゲート回路ＮＡＧ５
の第２の入力端子に供給され、さらにインバータ回路Ｎ
５の入力端子に供給される。 インバータ回路Ｎ５は、直列形態とされるインバータ回
路Ｎ６〜ＮＩＯととも九遅延素子として機能する。これ
らのインバータ回路Ｎ５〜ＮＩＯは、ナントゲート回路
ＮＡＧ１〜ＮＡＧ４とともに遅延回路Ｌ）Ｌ２を構成す
る。インバータ回路Ｎ６の出力信号は、インバータ回路
Ｎ７の入力端子に供給されるとともに、ナントゲート回
路ＮＡＧ３の一方の入力端子に供給される。また、イン
バータ回路Ｎ８の出力信号は、インバータ回路Ｎ９の入
力端子に供給されるとともに、テンドケート回路ＮＡＧ
２の一方の入力端子に供給される。インバータ回路ＮＩ
Ｏの出力信号は、ナントゲート回路ＮＡＧ１の一方の入
力端子に供給される。これらのナントゲート回路ＮＡＧ
３ 、ＮｉＯ２及びＮＡＧＩの他方の入力端子には、パ
ッドｐｓ１〜ＰＳ３を介して対応する選択信号８１〜Ｓ
３がそれぞれ供給される。選択信号５ｌ−８３は、特に
制限されないが、上記バッドＰａ１−ＰＳ３が後述する
特性試験の利足結果に従って回路の接地電位又は電源電
圧にボンディングされることで、選択的にハイレベル又
はロウレベルとされる。 ナントゲート回路ＮＡＧ３ 、ＮｉＯ２及びＮＡＧｌの
出力信号は、ナントゲート回路ＮＡＧ４の第１〜第３の
入力端子にそれぞれ供給される。これにより、ナンドケ
ート回路ＮＡＧ４の出力信号すなわち遅延回路ＤＬ２の
出力信号ｎ２は、ナントゲート回路ＮＡＧ３ 、ＮｉＯ
２及びＮＡＧＩの出力信号のいずれかがロウレベルとさ
れるとき、すなわちインバータ回路Ｎ６の出力信号と選
択信号８１．インバータ回路Ｎ８の出力信号と選択信号
Ｓ２あるいはインバータ回路ＮＩＯの出力信号と選択信
号Ｓ３のいずれかがともにハイレベルとされるとき、選
択的にハイレベルとされる。つ管り、インバータ回路Ｎ
３及びＮ４により遅延されたダミーセルＤＣの非反転出
力信号ｗｐは、上記選択信号Ｓ１がハイレベルとされる
とき、ざらに２個のインバータ回路Ｎ５及びＮ６の遅延
時間分だけ遅延され、遅延回路ＤＬ２の出力信号ｎ２と
なる。また、上記選択信号Ｓ２あるいはＮ３がハイレベ
ルとされるとき、さらに４個のインバータ回路Ｎ５〜Ｎ
８あるいは６個のインバータ回路Ｎ５〜ＮＩＯの遅延時
間分だけそれぞれ遅延され、遅延回路ＤＬ２の出力信号
ｎ２となる。これにより、−Ｍ延回路ＤＬ２の遅延時間
ｔａ２は、選択信号８１〜Ｓ３に従って設定される段階
的な複数の値を採りうるものとなる。遅延回路ＤＬ２の
遅延時間ｔａ２は、後述するように、上記遅延回路ＤＬ
ｌの遅延時間ｔａｌとともに上記反転タイミング信号φ
Ｗのパルス幅を決定する。 ナントゲート回路ＮＡＧ４の出力信号すなわち遅延回路
ＤＬ２の出力信号ｎ２ば、ナンドケート回路ＮＡＧ５の
第３の入力端子に供給される。ナントゲート回路ＮＡＧ
５の出力信号は、反転リセット信号ｒｐとＬ７て、上記
タミーセルＬ）Ｃの反転リセット入力端子に供給される
。 上記反転セット信号ｓｐが一時的にＣＮｌ （Ｊ Ｓ
ｌ／ベルのロウレベルとされるとき、ナンドケート回路
ＮＡＧ５の出力信号すなわち反転リセット信号ｒｐはハ
イレベルとなる。このため、インバータ回路Ｎ２の出力
信号すなわち夕′ミーセルＤＣの非反転出力信号ｗｐが
ハイレベルとなり、インバータ回路Ｎ１の出力信号すな
わちタミーセルＤＣの反転出力信号ｗｐはロウレベルと
なる。これにより、ダミーセルＤＣは、いわゆるセット
状態とされる。ダミーセルｉＪＣは、反転セット信号ｓ
ｐがハイレベルに戻された後も、反転リセット信号ｒｐ
がロウレベルとされるまでの間、このセット状態を保持
する。 ダミーセルｌ）Ｃがセット状態とされその非反転出力信
号ｗｐがハイレベルとされると、遅延回路ＤＬＩの出力
信号ｎ１がその遅延時間ｔａ１が経過した時点でノ・イ
レベルとされ、また遅延回路ＤＬ２の出力信号ｎ２が遅
延回路ＤＬ１及びＤＬ２の合計遅延時間ｔａ１−４−ｔ
ａ２が経過し７た時点でハイレベルとされる。このとき
、反転セット信号ｓｐはすでにハイレベルとされること
から、反転リセット信号ｒｐがハイレベルとなる。この
ため、インバータ回路Ｎ１の出力信号すなわちタミーセ
ルＤＣの反転出力信号ｗｐが７・イレベルとｆｋす、イ
ンバータ回路へ２の出力信号すなわちダミーセルＤＣの
非反転出力信号ｗｐはロウレベルとなる。 これにより、タミーセルＤ ＣＦｉ、いわゆるリセット
状態とされる。ダミーセルＤＣは、反転セット信号ｓｐ
が次にロウレベルとされるまでの間、そのリセット状態
を保持する。 ダミーセルＤＣがリセット状態とされその非反転出力信
号ｗｐがロウレベルとされることで、インバータ回路Ｎ
４の出力信号すなわちＤＬＩの出力信号ｎ１が、その遅
延時間ｔｄｌたけ遅れてロウレベルとなる。このため、
ナントゲート回路ＮＡＧ５の出力信号すなわち反転リセ
ット信号ｒｐは、ハイレベルに戻される。 これらのことから、ダミーセルＤＣは、レベル変換回路
ＬＣの出力信号すなわち反転セット信号Ｓｐが一時的に
ロウレベルとされることでセット状態とされ、遅延回路
ＤＬｘ及びＤＬ２の合計遅延時間ｔａ１−４−ｔｃｔ２
が経過した時点で反転リセット信号ｒｐが一時的にロウ
レベルとされることでリセット状態とされる。言い換え
るならば、ダミーセルＤＣの非反転出力信号ｗｐは、反
転セット信号ｓｐの立ち下がり工。ヂに同期１．て立ち
下がり、遅延回路１）Ｌｌ及びＤＬ２の合計遅延時間ｔ
ｄ１−４−１ｄ２に相当するパルス幅を持つネガティブ
パルスとされる。前述のように、遅延回路ＤＬ２の遅延
時間ｔｄ２は、選択信号８１〜Ｓ３に従って設定され、
これに従って、上記非反転出力信号ｗｐのパルス幅が設
定される。反転リセット信号ｒｐは、ダミーセルＤＣが
セット状態とされてから上記遅延回路ＤＬＩ及びＤＬ２
の合計遅延時間ｔｃｉ１−４−ｔｃ＋２が経過した後に
立ち下がり、遅延回路ＤＬＩの遅延時間ｔａ１’６パル
ス幅とするネガティブパルスとされる。 書き込みパルス発生回路ＷＰＧは、さらにトーテムポー
ル形態とされるバイポーラトランジスタＴ３及びＴ４ｉ
基本構成とするバイポーラ・ＣＭＯ８複合［動回路を含
む。トランジスタＴ３のコレクタは回路の接地電位に結
合され、そのペースには上記ダミーセルＤＣの反転出力
信号ｗｐが供給される。トランジスタＴ４のエミッタは
、回路の電源電圧に結合される。また、トランジスタＴ
４のベースとそのコレクタとの間にはＮチャンネルＭＯ
８Ｆ’ＥＴＱ１６が設けられ、そのソースと回路の電源
電圧との間にはＮチャンネルＭＯ８ＦＥ’ｌ’Ｑ１７が
設けられる。ＭＯ８ＦＥＴＱｔｓのゲートＩＩＣは、特
に制限されないが、上記反転セット信号Ｓｐのインバー
タ回路Ｎｉｌによる反転信号が供給される。ＭＣｒＳＦ
Ｅ’ｌ’Ｑｔ７のケートは、出力トランジスタＴ４のコ
レクタに共通結合される。トランジスタＴ３のエミッタ
及びトランジスタＴ４のコレクタの共通結合されたノー
ドの電位は、書き込みパルス発生回路ＷＰＧの出力信号
すなわち反転タイミング信号φＷとされる。この反転タ
イミング信号φＷは、特に制限されないが、パッドＰＷ
を介（２て論理機能付メモリのライトアンプＷＡに供給
される。 ダミーセルＤＣがリセット状態とされ反転セント信号ｓ
ｐがハイレベルとされるとき、タミーセルＤＣの反転出
力信号ｗｐｈハイレベルとされ、インバータ回路Ｎ１１
の出力信号はロウレベルとされる。〔７たがりて、トラ
ンジスタＴ３けオン状態となり、トランジスタＴ４は、
ＭＯＳ Ｆ’ ＥＴＱ１６がオフ状態とされそのペー
ス′ＮＬ流が流されないことでカットオフ状態となる。 このため、反転タイミング信号φＷは、はぼ回路の接地
電位のよｐ）ＩＣＭＯＳレベルのハイレベルとされる。 反転セット信号ｓｐがロウレベルとされ、ダミーセルＤ
Ｃがセット状態とされると、トランジスタＴ３はカット
オフ状態となり、代わってトランジスタＴ４がオン状態
となる。このため、反転タイミング信号φＷけ、はぼ回
路のＸ源電圧のようなＣＭＯＳレベルのロウレベルとさ
れる。このようにバイポーラ・ＣへｑＯ８複合駆動回路
が設けられることで、誉き込みパルス発生回路ＶＶＰＧ
の出力信号すなわち反転タイミング信号φＷのファンア
ウトが増大される。 第１２因には、第１１図のタイミング発生回路ＴＧの一
実施例のタイミング図が示されている。 第１１図及び第１２図に従って、この実施例のタイミン
グ発生回路ＴＣの動作の概要を説明する。 々お、第１２図には、選択信号Ｓ１がハイレベルとされ
る場合が笑巌で示され、 ’！７を選択信号Ｓ２又は８
３がハイレベルとされる場合が点線又は−点鎖線でそれ
ぞれ示されている。 第１２図において、論理機能付メモリは、反転クロック
信号ＣＰの立ち下がり変化に先立ってライトイネーブル
信号ＷＥがハイレベルとされることで、曹き込み動作モ
ードとされる。 タイミング発生回路′１′Ｇでは、反転クロック信号Ｃ
１’の立ち下がりエツジにおいてライトイネーブル信号
ＷＥがハイレベルであることから、フリップフロップ回
路Ｂ Ｆ １がセット状態とされ、その反転出力信号す
なわち反転内部ライトイネ−フル信号ｗｅがロウレベル
とされる。この反転内部ライトイネーブル信号ｗｅは、
バイポーラゲート回路ＢＧＩにおいて、反転遅延クロッ
ク信号ｄｃｐと負論理の論理積がとられ、内部信号ｗｃ
が形成される。反転遅延クロック信号ｄｃｐは、反転ク
ロック信号ＣＰに対して遅延回路ＢＤ１の遅延時間ｔｂ
だけ遅延される。この遅延時間ｔｂは、フリップフロッ
プ回路ＢＦＩの状態遷移時間をカバーするとともに１反
転タイミング信号φＷの立ち上がりタイミングを設定す
る。 内部信号ＷＣは、レベル変換回路ＬＣによって反転され
、さらにＣＭＯＳレベルに変換された後、反転セット信
号ｓｐとされる。 豊き込みパルス発生回路ＷＰＧでは、反転セット信号ｓ
ｐがロウレベルとされることで、まずダミーセルＤＣの
非反転出力信号ｗｐがハイレベルとなり、つづいてその
反転出力信号ｗｐがロウレベルとなる。ダミーセルＤＣ
は、反転セット信号ｓｐがハイレベルに戻された後も、
反転リセット信号ｒｐがロウレベルとされるまでセット
状態を保持する。ダミーセルＤＣの反転出力信号ｗｐは
、バイポーラ・ＣＭ ＯＳ複合駆動回路を経て、書き込
みパルス発生回路ＷＰＧの出力信号すなわち反転タイミ
ング信号φＷとされる。 ダミーセルＤＣの反転出力信号ｗｐがロウレベルとされ
その非反転出力信号ｗｐがハイレベルと、擺れてから遅
延回路ＤＬＩの遅延時間ｔａ１が経遇すると、まず遅延
回路ＤＬ１の出力信号ｎ１がハイレベルとなる。また、
遅延回路ＤＬ１の出力信号ｎ】がハイレベルとされてか
らさらに遅延回路ＤＬ２の遅延時間ｔｄ２が経過すると
、遅延回路ＤＬ２の出力信号ｎ２がハイレベルとなる。 これにより、反転リセット信号ｒｐがロウレベルトなる
。したがって、夕“ミーセルＤＣけリセット状態とされ
、その反転出力信号ｗｐはハイレベルとなシ、非反転出
力信号がロウレベルとなる。これにより、反転タイミン
ク信号φＷはハイレベルとなる。反転リセット信号ｒｐ
は、ダミーセルＤＣの非反転出力信号ｗｐがロウレベル
とされてから遅延回路Ｌ）Ｌｌの遅延時間ｔａｌが経過
した時点で、ロウレベルに戻される。 ところで、書き込みパルス発生回路ＷＰＧの遅延回路Ｄ
Ｌ２には、前述のように、ダミーセルＤＣの動作特性に
応じて、選択的に選択信号８１〜Ｓ３がバッドＰｓｉ〜
Ｐ８３から供給される。その結果、遅延回路ＤＬ２の遅
延時間ｔｄ２が、上記選択信号８１〜８３に従って段階
的な異なる値に設定される。特に制限されないが、ダミ
ーセルＤＣの動作特性の判定は、第１２図に示されるよ
うに、反転タイミング信号φＷをモニタしながら反転ク
ロック信号ＣＰのパルス＠を変化させることにより行わ
れる。すなわち、ダミーセルＤＣの動作特性が良い万に
バラツキを呈し、その伝達遅延時間が短いと、グミ−セ
ルＤＣは短いパルス幅の反転クロック信号ＣＰによって
トリ力され、所定のパルス幅を持つ反転タイミング信号
φＷが出力される。また、逆にダミーセルＤＣの動作特
性が悪い方にバラツキを呈し、その伝達遅延時間が長く
なると、ダミーセルＤＣは短い反転クロック信号ＣＰに
よって反転できず、反転タイミング信号φＷは形成され
ない。 前述のように、ダミーセルＤＣは、メモリアレイＭＡＲ
Ｙを構成する他のメモリセルと閤様な動作特性を持つよ
う九設計される。したがって１反転クロック信号ＣＰの
パルス幅を変化させてダミーセルＤＣの動作特性を判定
することは、とりもなおさず記憶素子となるメモリセル
の動作特性を判定することに他ならない。 第１２図の実施例では、反転クロック信号ＣＰのパルス
幅は３段階に変化され、反転クロック信号ＣＰの各パル
ス幅に応じて、上記選択信号８１〜Ｓ３が供給される。 これらの選択信号８１〜Ｓ３は、次の製造工程において
、対応するバッドＰＳＩ〜ｐｓ３が回路の接地電位又は
電源電圧にボンディングされることで、選択的にノ・イ
レベル又はロウレベルに固定される。この結果、論理機
能付メモリの書き込みパルスすなわち反転タイミンク信
号φＷは、メモリセルの動作特性に従りた効果的なパル
ス＠を持つものとなる。 以上のように、この実施例の論理機能付メモリの動作は
、反転クロック信号ＣＰＫ従って同期化され、ライトア
ンプＷＡＫ供給される書き込みパルスすなわち反転タイ
ミング信号φＷは、タイミング発生回路ＴＧに設けられ
る書き込みパルス発生回路ＷＰＧによって自律的に形成
される。メモリプレイＭＡＲＹは、メモリセルと同様な
構成とされる１個のダミーセルＤＣを含む。書き込みパ
ルス発生回路ＷＰＧは、上記ダミーセルＤＣと、その非
反転出力信号に従って反転リセット信号ｒｐを形成する
遅延回路を含む。反転タイミング信号φＷのパルス幅を
決定する上記遅延回路の遅延時間は、ダミーセルＤＣす
なわちメモリセルの動作特性に従うて段階的に異なる値
に設定される。このため、この実施例の論理機能付メモ
リでは、書き込みパルス発生回路ＷＰＧの構成が比較的
簡素化されるにもかかわらず、メモリセルの動作特性に
応じたパルス幅を有する書き込みパルスを効率的忙形成
できる。これにより、試験工数を削減し、論理機能付メ
モリを低コスト化できるとともに１書き込みパルスのマ
ージンを縮小し、論理機能付メモリｔ−高速化できるも
のである。 以上の本実施例に示されるように、この発明をバイポー
ラ・ＣＭＯ８型Ｒ，ＡＭを基本構成とするＥＣＬインタ
フェースの論理機能付メモリ等の半導体集積回路装置に
適用した場合、次のような効果が得られる。すなわち、 （１） メモリアレイに、メモリセルと同様な構成と
されるダミーセルを設け、賽き込みパルス発生回路を、
上記ダミーセルと上記ダミーセルの出力信号に従ってそ
のリセット信号を形成する遅延回路とを中心に構成し、
上記遅延回路の遅延時間を、上記ダミーセルの動作特性
に従って設定することで、書き込みパルスのパルス幅を
、メモリセルの動作特性にみあって効率良く設定できる
という効果が得られる。 （２）上記（１）項により、論理機能付メモリの試験工
数を削減し、その低コスト化を図ることができるという
効果が得られる。 （３）上記（１）項により、ライトアンプに供給される
書き込みパルスのパルス幅を、メモリセルの動作特性に
従って最適化【２、そのマージンを縮小できる之め、論
理機能付メモリの高速化を図ることができるという効果
が得られる。 以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えは、第１１図の実
施例において、遅延回路ＤＬＩ及びＤＬ２を構成するＣ
ＭＯＳインバータ回路の段数は任意である。ま之、これ
らの遅延回路は、ＮＭＯ８型又はバイポーラ・ＣＭＯ８
型Ｏ８バータ回路あるいはその他により構成されるもの
であってもよい。ライトイネーブル信号ＷＥや反転クロ
ック信号ＣＰ及び反転タイミング信号φＷ等は、それぞ
れ論理条件が反転されるものであってもよい。曹き込み
パルス発生回路ＷＰＧのＭＯ８ＦＥＴＱ１６のケートに
は、反転セットｍ号ｓｐのインバータ回路Ｎｌｌによる
反転信号に代えて、ダミーセルＤＣの非反転出力信号ｗ
ｐを入力してもよい。レベル変換回路ＬＣや簀き込みパ
ルス発生回路ＷＰＧは、電源電圧の極性を反転できれば
、ＭＯＳＦＥＴ及びバイポーラトランジスタの導電型を
入れ換えて構成することもよい。 選択信号８１〜Ｓ３は、バッドＰｓｉ〜ＰＳ３と回路の
接地電位又は電源電圧との間【予め形成される接続配線
を、例えばレーザ等によって選択的に切断することによ
って、選択的に供給されるものであってもよい。第１１
図において、メモリプレイＭＡＲＹを構成するメモリセ
ル及びダミーセルＤＣは、高抵抗負荷型のインバータ回
路によって構成されるものであってもよい。１次、ダミ
ーセルＤＣは、メモリアレイＭＡＲＹの１行文Ｖｉｉ列
にわたって複数個形成されるうちの１個であってもよい
。メモリアレイＭＡＲＹは、複数のメモリマットによＶ
構成されることもよい。さらに、Ｗ、１１図に示される
タイミング発生回路ＴＧの具体的な回路構成及び制御信
号やタイミング信号の組み合わせ等、種々の実施形態を
採りうる。また、第１１図に示される遅延回路ＢＤｌは
、第４図に示されるパルス拡幅回路ＰＷＥに変更されて
も良い。 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である論理機能付メモリに
適用し７た場合について説明したが、それに限定される
ものではなく、例えば、バイポーラ・ＣＭＯ８型Ｏ８Ｍ
単体で用いられるものや論理機能付メモリを含む各棟の
ディジタル装置等にも適用できる。本発明は、書き込み
パルス発生回路を内蔵する半導体記憶装置あるいはこの
ような半導体記憶装置を含むディジタル装置に広く利用
できる。 〔発明の効果〕 本願において開示される発明のうち代表的なものＫよっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、極めてパルス幅の小さなりロック信号又は
それに従って形成される内部信号を、そのパルス幅をパ
ルス拡幅回路により拡張した後、レベル変換回路に供給
することで、レベル変換回路のレベル変換動作を安定化
し、上記クロック信号又はそれに従って形成される内部
信号の信号レベルを、確実に所定の信号レベルに変換で
きる。これにより、例えば論理機能付メモリ等の書き込
みパルス発生回路の動作を安定化し、書き込みパルス発
生回路を含む論理機能付メモリ等の誤動作を防止Ｅ〜て
、その信頼性を高めることができるものである。
第１図は、論理機能付メモリの一実施例を示すブロック
図、 ｉ２図は、本発明者らによって検討された論理ｍｔ付メ
モリのタイミング発生回路を示す回路図、第３図は、第
１図の詳細な回路を示し、第４図は、この発明が適用さ
れた論理機能付メモリのタイミング発生回路の一実施例
を示す回路、第５図は、第３図に示され次入力ラッチ回
路ＬＴの具体的な一回路図を示し、 第６図は、第４図に示されたパイボーラノアケ−１−Ｂ
ＧＩの具体的な一回路図を示し、第７図は、第４図に示
されたノアケートＮ０Ｇ１及びＮ０Ｇ２の具体的な一回
路図を示し、第８図は、・第４図に示されたインバータ
Ｎ１〜Ｎ６の具体的な一回路図を示し、 第９図は、第３図に示された出力バラフッ回路ＤＢの具
体的な一回路図を示し、 第１０図は、第４図のタイミング発生回路の一実施例を
示すタイミング図、 第１１図は、この発明が適用された論理機能付メモリの
タイミング発生回路の他の一実施例を示す回路図、 第１２図は、第１１図のタイミング発生回路の他の一実
施例を示すタイミング図である。 ＴＧ・・・タイミング発生回路、１−’ＷＥ・・・パル
ス拡＠囲路、ＬＣ・・・レベル変換回路、ＷＰＧ・・・
書き込みパルス発生回路、ＢＦＩ〜Ｂ Ｆ ２・・・バ
イポーラフリップ７０ツブ画路、ＦＦＩ・・・ＣＭＯＳ
フリップフロップ回路、ＢＤＩ 、Ｌ）Ｌｌ〜１）Ｌ２
・・・遅蝿回路、ＢＧＩ・・・バイポーラノアケート回
路、ＮＡＧｌ・・・ＣＭＯＳナントゲート回路、Ｎ０Ｇ
Ｉ〜Ｎ（ＪＧ２・・・ＣＭＯＳノアゲート回路、Ｎｌ−
Ｎ６・・・ＣＭＯＳインバータ回路、Ｑ１〜Ｑ３・・・
ＰチャンネルＭＯ８ＦＥＴ％Ｑｌｌ〜Ｑ１７・・・Ｎチ
ャンネルＭＯ８ＦＥＴ、Ｔｌ〜ＴＩ２・・・ＮＰＮ型バ
イポーラトランジスタ、Ｄｌ・・・ダイオード、Ｃ１〜
Ｃ２・・・キャパシタ、ｋｌ〜Ｒ７・・・抵抗、Ｍ、Ａ
ＲＹ・・・メモリアレイ、ＡＤ・・・アドレスデコーダ
、ＡＤＨ・・・アドレスバッファ、ＷＡ・・・ライトア
ンプ、几Ａ・・・リードアンプ、ＤＩＢ・・・データ人
カバッ７ア、ＤＯＢ・・・データ出力ハッ７ア。 第 ２ 図 第 図 第 図 第 図 第 図 第 図 第 図 第 図
図、 ｉ２図は、本発明者らによって検討された論理ｍｔ付メ
モリのタイミング発生回路を示す回路図、第３図は、第
１図の詳細な回路を示し、第４図は、この発明が適用さ
れた論理機能付メモリのタイミング発生回路の一実施例
を示す回路、第５図は、第３図に示され次入力ラッチ回
路ＬＴの具体的な一回路図を示し、 第６図は、第４図に示されたパイボーラノアケ−１−Ｂ
ＧＩの具体的な一回路図を示し、第７図は、第４図に示
されたノアケートＮ０Ｇ１及びＮ０Ｇ２の具体的な一回
路図を示し、第８図は、・第４図に示されたインバータ
Ｎ１〜Ｎ６の具体的な一回路図を示し、 第９図は、第３図に示された出力バラフッ回路ＤＢの具
体的な一回路図を示し、 第１０図は、第４図のタイミング発生回路の一実施例を
示すタイミング図、 第１１図は、この発明が適用された論理機能付メモリの
タイミング発生回路の他の一実施例を示す回路図、 第１２図は、第１１図のタイミング発生回路の他の一実
施例を示すタイミング図である。 ＴＧ・・・タイミング発生回路、１−’ＷＥ・・・パル
ス拡＠囲路、ＬＣ・・・レベル変換回路、ＷＰＧ・・・
書き込みパルス発生回路、ＢＦＩ〜Ｂ Ｆ ２・・・バ
イポーラフリップ７０ツブ画路、ＦＦＩ・・・ＣＭＯＳ
フリップフロップ回路、ＢＤＩ 、Ｌ）Ｌｌ〜１）Ｌ２
・・・遅蝿回路、ＢＧＩ・・・バイポーラノアケート回
路、ＮＡＧｌ・・・ＣＭＯＳナントゲート回路、Ｎ０Ｇ
Ｉ〜Ｎ（ＪＧ２・・・ＣＭＯＳノアゲート回路、Ｎｌ−
Ｎ６・・・ＣＭＯＳインバータ回路、Ｑ１〜Ｑ３・・・
ＰチャンネルＭＯ８ＦＥＴ％Ｑｌｌ〜Ｑ１７・・・Ｎチ
ャンネルＭＯ８ＦＥＴ、Ｔｌ〜ＴＩ２・・・ＮＰＮ型バ
イポーラトランジスタ、Ｄｌ・・・ダイオード、Ｃ１〜
Ｃ２・・・キャパシタ、ｋｌ〜Ｒ７・・・抵抗、Ｍ、Ａ
ＲＹ・・・メモリアレイ、ＡＤ・・・アドレスデコーダ
、ＡＤＨ・・・アドレスバッファ、ＷＡ・・・ライトア
ンプ、几Ａ・・・リードアンプ、ＤＩＢ・・・データ人
カバッ７ア、ＤＯＢ・・・データ出力ハッ７ア。 第 ２ 図 第 図 第 図 第 図 第 図 第 図 第 図 第 図
Claims (1)
- 【特許請求の範囲】 １、第１信号レベルを有し、かつ、第１のパルス幅を有
するパルス信号が供給されるべき、外部端子と 上記外部端子に供給された上記パルス信号を受けて、上
記パルス信号の第１パルス幅を、それより大きな第２パ
ルス幅に変換するためのパルス幅拡大手段とを有し、上
記パルス幅拡大手段の出力信号は、上記パルス信号と実
質的に等しい信号レベルを有し、 上記パルス幅拡大手段の出力信号を受け、上記出力信号
の信号レベルをそれより大きな第２信号レベルに変換す
るためのレベル変換手段と上記レベル変換手段の出力信
号を受け、上記レベル変換手段の出力信号によってその
動作が制御される内部回路を有することを特徴とする半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63320653A JPH02166697A (ja) | 1988-12-21 | 1988-12-21 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63320653A JPH02166697A (ja) | 1988-12-21 | 1988-12-21 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02166697A true JPH02166697A (ja) | 1990-06-27 |
Family
ID=18123817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63320653A Pending JPH02166697A (ja) | 1988-12-21 | 1988-12-21 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02166697A (ja) |
-
1988
- 1988-12-21 JP JP63320653A patent/JPH02166697A/ja active Pending
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