JPH01223691A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例えば、
ＥＣＬ　（Ｅ＋＊１ｔｔｅｒ　　Ｃｏｕｐｌｅｄ　　Ｌ
ｏｇｉｃ）インタフェースのバイポーラ・０ＭＯ３（Ｃ
ｏｓｐｌ−ｅ＋ｗｅｎｔａｒｙ　Ｍｅｔａｌ　０ｘｉｄ
ｅ　Ｓｅ＋ｍ１ｃｏｄｕｃｔｏｒ　）型ＲＡＭ　（Ｒａ
ｎｄｏｓ＋　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ　）を基本構
成とする論理機能付メモリ等に利用して特に有効な技術
に関するものである。

〔従来の技術〕

ＥＣＬインタフェースのバイポーラ・ＣＭＯ３型ＲＡＭ
がある。また、このようなバイポーラ・ＣＭＯ３型ＲＡ
Ｍを基本構成とする論理機能付メモリがある。

バイポーラ・ＣＭＯ３型ＲＡＭについては、例えば、日
経マグロウヒル社発行、１９８６年３月１０日付ｒ日経
エレクトロニクスＪの第１９９頁〜第２１７頁に記載さ
れている。

〔発明が解決しようとする課題〕

上記に記載されるような従来のバイポーラ・ＣＭＯ３型
ＲＡＭを基本構成とする論理機能付メモリにおいて、ラ
イトアンプに供給される書き込みパルスは、外部から入
力される書き込み制御信号すなわちライトイネーブル信
号ＷＥがそのまま用いられる。したがって、ライトイネ
ーブル信号ＷＥは、ライトアンプが安定して動作できる
だけのパルス幅を有し、アドレス信号や入力書き込みデ
ータに対して所定のセットアンプ時間及びホールド時間
を有するものでなくてはならない、ライトイネーブル信
号ＷＥに対するこれらのタイミング条件は、論理機能付
メモリが高速化されそのサイクルタイムが短縮化される
にともなって次第に厳しくなり、実現困難なものとなり
つつある。このため、本願発明者等は、その入力動作を
クロック信号によって同期化し、上記タイミング条件を
満足する書き込みパルスを内部で自律的に形成する論理
機能付メモリを開発した。

この論理機能付メモリにおいて、書き込みパルスは、論
理機能付メモリに内蔵される書き込みパルス発生回路に
より形成される。書き込みパルス発生回路は、ライトイ
ネーブル信号ＷＥに従ってセット状態とされる１個のラ
ッチと、上記ラッチの非反転出力信号を遅延することで
そのリセット信号を形成する遅延回路とを含む。遅延回
路は、例えば、直列形態とされる複数のＣＭＯＳインバ
ータ回路により構成される。ライトイネーブル信号ＷＥ
に従ってセット状態とされたラッチは、上記遅延回路の
遅延時間が経過した後に自動的にリセットされる。これ
により、ラッチの反転出力信号として、所定のパルス幅
を持つ反転書き込みパルスが形成される。

ところが、上記のような書き込みパルス発生回路には、
さらに次のような問題点があることが、本願発明者等に
よって明らかとなった。すなわち、上記書き込みパルス
発生回路に含まれる遅延回路の遅延時間は、比較的大き
なプロセスバラツキを呈する。また、書き込みパルスに
従ってその書き込み動作が行われるメモリセルも、同様
に比較的大きなプロセスバラツキを呈する。このため、
上記遅延回路の遅延時間は、論理機能付メモリの開発過
程において、メモリセルの動作特性にみあって決定され
る。しかし、実際には、遅延回路及びメモリセルのプロ
セスバラツキは異なる特性を示すため、相当して書き込
みパルスのマージンヲ大きく設定しなくてはならず、結
果的に論理機能付メモリの高速化が妨げられる。また、
これを防止するため、上記遅延回路の遅延時間を、製品
ごとにメモリセルの動作特性に合わせて設定しようとす
ると、遅延時間の測定やメモリセルの動作特性の判定に
相当な試験工数を要し、論理機能付メモリの低コスト化
が妨げられる。

この発明の目的は、書き込みパルスのパルス幅をメモリ
セルの動作特性にみあって効率的に設定しうる書き込み
パルス発生回路を提供することにある。この発明の他の
目的は、上記のような書き込みパルス発生回路を含む論
理機能付メモリ等の高速化と低コスト化を図ることにあ
る。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、メモリアレイに、メモリセルと同様にラッチ
形態とされるダミーセルを設け、書き込みパルス発生回
路を、上記ダミーセルと上記ダミーセルの出力信号に従
ってそのリセット信号を形成する遅延回路とを中心に構
成し、上記遅延回路の遅延時間を、上記ダミーセルの動
作特性に従って設定するものである。

〔作　用〕

上記した手段によれば、書き込みパルスが出力されるこ
とをモニタするのみで、書き込みパルスのパルス幅をメ
モリセルの動作特性にみあって効率良く設定することが
できる。これにより、論理機能付メモリ等の試験工数を
削減して、その低コスト化を図ることができるとともに
、書き込みパルスのパルス幅をメモリセルの動作特性に
従って最適化しそのマージンを縮小して、論理機能付メ
モリ等の高速化を図ることができる。

〔実施例〕

第３図には、この発明が通用された論理機能付メモリの
一実施例のブロック図が示されている。

この実施例の論理機能付メモリは、特に制限されないが
、バイポーラ・ＣＭＯ３型ＲＡＭを基本構成とし、図示
されない論理部を含む。同図の各ブロックを構成する回
路素子は、論理機能付メモリの図示されない論理部の各
ブロックを構成する回路素子とともに、単結晶シリコン
のような１個の半導体基板上に形成される。

この実施例の論理機能付メモリには、特に制限されない
が、図示されない論理部から、ｉ＋ｌピントのアドレス
信号ＡＯ〜Ａｔとｆｉ＋ｌビフトの書き込みデータＤＷ
Ｏ〜ＤＷｎ及びライトイネーブル信号ＷＥが供給される
。論理機能付メモリは、同様に図示されない論理部を介
して供給される反転クロック信号でＴに従って、上記ア
ドレス信号ＡＯ−Ａｉ、書き込みデータＤＷＯ〜ＤＷｎ
及びライトイネーブル信号ＷＥを対応する入力ラッチに
取り込む、これにより、この実施例の論理機能付メモリ
の入力動作は、反転クロック信号ＣＰに従って同期化さ
れる。

この実施例の論理機能付メモリにおいて、メモリアレイ
ＭＡＲＹは、ラッチ形態とされ格子状に配置される複数
のメモリセルと、上記メモリセルと同様な構成とされる
１個のダミーセルを含む。

また、タイミング発生回路ＴＯは、対応する入力ラッチ
に取り込まれたライトイネーブル信号ＷＥをもとに、所
定のタイミング条件を満足する書き込みパルスすなわち
反転タイミング信号φＷを形成しライトアンプＷＡに供
給する書き込みパルス発生回路を含む、書き込みパルス
発生回路は、後述するように、上記ダミーセルと、この
ダミーセルの出力信号に従ってそのリセット信号を形成
する遅延回路とを含む、遅延回路の遅延時間は、特に制
限されないが、論理機能付メモリの所定の試験工程にお
いてパッドＰｓｉ〜Ｐｓ３を介して供給される選択信号
３１〜Ｓ３に従って、段階的に設定され、上記書き込み
パルスのパルス幅を決定する。これらの選択信号８１〜
Ｓ３は、上記ダミーセルの動作特性に従って選択的に形
成される。

つまり、書き込みパルスのパルス幅は、ダミーセルすな
わちこのダミーセルと同様なプロセスバラツキを呈する
メモリセルの動作特性にみあって、設定され、最適化さ
れる。

第３図において、メモリアレイＭＡＲＹは、同図の垂直
方向に平行して配置されるｍ＋１本のワード線と、水平
方向に平行して配置されるｆｉ＋１組の相補データ線及
びこれらのワード線と相補データ線の交点に格子状に配
置される（ｍ＋１）Ｘ（ｎ＋１）個のメモリセルを含む
、メモリアレイＭＡＲＹは、さらに上記メモリセルと同
様な条件で形成される１個のダミーセルを含む、これら
のメモリセル及びダミーセルは、特に制限されないが、
２個のＣＭＯＳインバータ回路が互いに交差接続されて
なるラッチを基本構成とする。ダミーセルは、上記ワー
ド線及び相補データ線のいずれにも結合されず、後述す
るように、タイミング発生回路ＴＧの書き込みパルス発
生回路ＷＰＧを構成する回路素子として利用される。

メモリアレイＭＡＲＹを構成するワード線は、アドレス
デコーダＡＤに結合され、択一的に選択状態とされる。

アドレスデコーダＡＤには、後述するアドレスバッファ
ＡＤＢから、内部アドレス信号ａＱｘａｉが供給される
。これらの内部アドレス信号は、特に制限されないが、
非反転信号及び反転信号からなる相補信号とされる。ア
ドレスデコーダＡＤには、さらに後述するタイミング発
生回路ＴＧから、タイミング信号φａｎが供給される。

アドレスデコーダＡＤは、上記タイミング信号φｅｎが
ハイレベルとされることで、選択的に動作状態とされる
。この動作状態において、アドレスデコーダＡＤは、上
記内部アドレス信号ａＱ〜ａｔをデコードし、メモリア
レイＭＡＲＹの対応する１本のワード線を択一的にハイ
レベルの選択状態とする。

アドレスバンファＡＤＢは、特に制限されないが、ｉ＋
１個の入カラフチを含む、これらの入力ラッチには、タ
イミング発生回路ＴＧからタイミング信号φｃｐが共通
に供給される。

アドレスバンファＡＤＢの各入力ラッチは、上記タイミ
ング信号φｃｐが一時的にハイレベルとされることで、
選択的に活性状態とされる。この活性状態において、ア
ドレスバッファＡＤＢの各人カラ７チは、論理機能付メ
モリの図示されない論理部を介して供給されるアドレス
信号ＡＯ−Ａｉを取り込み、保持する。また、これらの
アドレス信号ＡＯ〜Ａｉに従って、上記内部アドレス信
号ａＯ−ａｉを形成し、上記アドレスデコーダＡＤに供
給する。

一方、メモリアレイＭＡＲＹを構成する相補データ線は
、その一方において、ライトアンプＷＡの対応する単位
回路にそれぞれ結合され、またその他方において、リー
ドアンプＲＡの対応する単位回路にそれぞれ結合される
。

ライトアンプＷＡは、特に制限されないが、上記メモリ
アレイＭＡＲＹの各相補データ線に対応して設けられる
ｆｉ＋１個の単位回路を含む。これらの単位回路には、
後述するデータ入カバソファＤＩＢから対応する内部書
き込みデータｄ　Ｗ　Ｏ〜ｄｗｎがそれぞれ供給される
とともに、タイミング発生回路ＴＯから書き込みパルス
すなわち反転タイミング信号φＷが共通に供給される。

この反転タイミング信号φＷは、後述するように、論理
機能付メモリが非選択状態とされるときハイレベルとさ
れ、論理機能付メモリが書き込みモードで選択状態とさ
れるとき、所定のタイミングで一時的にハイレベルとさ
れる。

ライトアンプＷＡの各単位回路は、上記反転タイミング
信号φＷがロウレベルとされることで、選択的に動作状
態とされる。この動作状態において、ライトアンプＷＡ
の各単位回路は、データ入力バッファＤＩＢから供給さ
れる内部書き込みデータｄ　ｗ　Ｏ％　ｄ　ｗ　ｎに従
った相補書き込み信号を形成し、メモリアレイＭＡＲＹ
の対応する相補データ線に供給する。これらの書き込み
信号は、対応する相補データ線を介して、メモリアレイ
ＭＡＲＹの選択されたワード線に結合されるｎ＋１個の
メモリセルにそれぞれ伝達される。

データ入カバソファＤＩＢは、特に制限されないが、ｎ
　＋ｌ　（ｌｉＯ入カラフチを含む、これらの入力ラッ
チには、タイミング発生回路ＴＧから上述のタイミング
信号φｃｐが共通に供給される。

データ人カバソファＤＩＢの各入力ラッチは、上記タイ
ミング信号φｃｐが一時的にハイレベルとされることで
、−時的に活性状態とされる。この活性状態において、
データ入カバソファＤＩＢの各人カラ７チは、論理機能
付メモリの図示されない論理部を介して供給される書き
込みデータＤＷＯ〜ＤＷｎを取り込み、保持する。また
、これらの書き込みデータＤ　Ｗ　Ｏ＝　Ｄ　Ｗ　ｎに
従って、上記内部書き込みデータｄ　Ｗ　Ｑ　−ｙ　ｄ
　Ｎｌｌ　ｎを形成し、上記ライトアンプＷＡの対応す
る単位回路にそれぞれ供給する。

リードアンプＲＡは、特に制限されないが、メ、モリア
レイＭＡＲＹの各相補データ線に対応して設けられるｒ
ｌ＋１個の単位回路を含む。これらの単位回路には、タ
イミング発生回路ＴＧからタイミング信号φｒが共通に
供給される。

リードアンプＲＡの各単位回路は、上記タイミング信号
φｒがハイレベルとされることで、選択的に動作状態と
される。この動作状態において、リードアンプＲＡの各
単位回路は、メモリアレイＭＡＲＹの選択されたワード
線に結合されるｎ＋１個のメモリセルから対応する相補
データ線を介して出力される読み出し信萼を増幅し、内
部読み出しデータｄｒＯ−ｗｄｒｎを形成する。これら
の内部読み出しデータｄｒＱ〜ｄｒｎは、後述するデー
タ出カバソファＤＯＢの対応する出力回路に供給される
。

データ出力バッファＤＯＢは、特に制限されないが、ｎ
　＋　１　（ＩＩの出力回路を含む、これらの出力回路
には、上記リードアンプＲＡから、対応する内部読み出
しデータｄｒＱ〜ｄｒｎがそれぞれ供給されるとともに
、タイミング発生回路ＴＧからタイミング信号φｏｅが
共通に供給される。

データ出力バッファＤＯＢの各出力回路は、上記タイミ
ング信号φｏｅが一時的にハイレベルとされることで、
選択的に動作状態とされる。この動作状態において、デ
ータ出力バッファＤＯＢの各出力回路は、対応する上記
内部読み出しデータｄｒＱ〜ｄｒｎに従って読み出しデ
ータＤＲＯ〜ＤＲｎを形成し、図示されない論理部に送
出する。

上記タイミング信号φｏｅがロウレベルとされるとき、
データ出力バッファＤＯＢの各出力回路の出力はハイイ
ンピーダンス状態とされる。

タイミング発生回路ＴＯは、図示されない論理部から供
給される反転クロック信号ＣＰ及びライトイネーブル信
号ＷＥをもとに、上記各種のタイミング信号を形成し、
各回路に供給する。特に制限されないが、タイミング発
生回路ＴＧの周辺には、論理機能付メモリの所定の試験
工程において利用されるバンドＰｗｅ、Ｐｅｐ、Ｐｓｌ
〜Ｐｓ３及びｐｗが設けられる。

第１図には、第３図の論理機能付メモリのタイミング発
生回路ＴＧの一実施例の回路図が示されている。同図に
は、タイミング発生回路ＴＧのうち、レベル変換回路Ｌ
Ｃ及び書き込みパルス発生回路ＷＰＧが部分的に示され
ている。タイミング発生回路ＴＧの他の回路については
、この発明と直接関係がないので、その回路構成と動作
の説明を割愛する。なお、同図において、チャンネル（
パックゲート）部に矢印が付加されるＭＯＳＦＥＴはＰ
チャンネル型であり、矢印の付加されないＮチャンネル
ＭＯ３ＦＥＴと区別される。また、図示されるバイポー
ラトランジスタは、すべてＮＰＮ型トランジスタである
。

第１図において、論理機能付メモリの図示されない論理
部を介して供給されるライトイネーブル信号ＷＥは、フ
リップフロップ回路ＢＦＩの入力端子りに入力される。

フリップフロップ回路ＢＦ１は、特に制限されないが、
バイポーラトランジスタからなるＥＣＬシリーズゲート
を基本構成とし、ライトイネーブル信号ＷＥに対する入
力ラッチとして機能する。フリップフロップ回路ＢＦＩ
の反転クロック入力端子Ｃには、図示されない論理部を
介して供給される反転クロック信号ｃｐが入力される。

この反転クロック信号ＣＰは、通常ＥＣＬレベルのハイ
レベルとされ、所定の時間をおいて周期的にロウレベル
とされる。特に制限されないが、論理機能付メモリの所
定の試験工程において、上記ライトイネーブル信号ＷＥ
及び反転クロック信号ＣＰは、外部に接続される試験装
置から対応するバンドｐ　ｗ　ｅ及びＰｃｐを介して直
接供給される０反転クロック信号ＣＰは、反転内部クロ
ック信号ｃｐとして、タイミング発生回路ＴＧの図示さ
れない他のパルス発生回路にも供給され、これをもとに
上述のタイミング信号φｃｐ等が形成される。

反転クロック信号ＣＰは、さらに遅延回路ＢＤ１の入力
端子に供給される。遅延回路ＢＤＩは、特に制限されな
いが、バイポーラトランジスタからなる電流スイッチ回
路を基本構成とする。遅延回路ＢＤＩの出力信号は、反
転遅延クロック信号ｄｃｐとして、ノアゲート回路ＢＧ
Ｉの一方の入力端子に供給される。

フリップフロップ回路ＢＦＩの非反転出力信号Ｑは、内
部ライトイネーブル信号ｗｅとして、タイミング発生回
路ＴＧの図示されない他のパルス発生回路に供給される
。フリップフロップ回路ＢＦ１の反転出力信号Ｑは、反
転内部ライトイネーブル信号ｗ６とされ、上記ノアゲー
ト回路ＢＧＩの他方の入力端子に供給される。ノアゲー
ト回路ＢＧＩは、バイポーラトランジスタからなるＥＣ
Ｌシリーズゲート回路を基本構成とする。

前述のように、この実Ｓ例の論理機能付メモリの入力動
作は、反転クロック信号ＣＰに従って同期化される。ま
た、論理機能付メモリの動作モードは、ライトイネーブ
ル信号ＷＥに従って、選択的に読み出しモード又は書き
込みモードとされる。

ライトイネーブル信号ＷＥは、反転クロック信号ＣＰの
立ち下がりエツジにおいて、フリップフロップ回路ＢＦ
Ｉに取り込まれる。

ノアゲート回路ＢＧＩの出力信号すなわち内部信号ＷＣ
は、レベル変換回路ＬＣのＰチャンネルＭＯ３ＦＥＴＱ
２のゲートに供給されるとともに、レベル変換回路ＬＣ
のＰチャンネルＭＯＳ　Ｆ　Ｅ　ＴＱｌ及びＱ３のソー
スに供給される。この内部信号Ｗ　Ｃは、通常ハイレベ
ルとされ、上記反転内部ライトイネーブル信号Ｗｅ及び
反転遅延クロック信号ｄｃｐがともにロウレベルとされ
るとき、選択的にハイレベルとされる。

レベル変換回路ＬＣは、特に制限されないが、回路の接
地電位と電源電圧との間にトーテムポール形態に設けら
れる２個のバイポーラトランジスタＴ１及びＴ２を含む
。ここで、回路の電源電圧は、特に制限されないが、例
えば−５，２■のような負の電源電圧とされる。トラン
ジスタＴ１のベースと回路の接地電位との間には、上記
ＭＯ３ＦＥ　Ｔ　Ｑ　２が設けられ、またトランジスタ
Ｔ１のベースと回路の電源電圧との間には、Ｎチャンネ
ルＭＯ５ＦＥＴＱＩ　２が設けられる。ＭＯ３ＦＥＴＱ
１２のゲートは、ＮチャンネルＭＯ３ＦＥＴＱ１１のゲ
ートに共通結合され、さらにそのドレインに結合される
。ＭＯ３ＦＥＴＱＩ　１のソースは、回路の電源電圧に
結合される。また、そのドレインと上記ＭＯ３ＦＥＴＱ
２のゲートとの間には、ＭＯＳ　Ｆ　ＥＴＱ　１が設け
られる。ＭＯ３ＦＥＴＱ１のゲートには、特に制限され
ないが、所定のバイアス電圧ｖｂ１が供給される。これ
により、ＭＯ３ＦＥＴＱＩ及びＱｌｌは、ＭＯＳ　Ｆ　
ＥＴＱ　１２が上記内部信号ｗｅに対して上記バイアス
電圧ｖｂ１によって決まる所定の論理スレフシホルトを
持つように作用する。

一方、トランジスタＴ２のベースとそのコレクタとの間
には、ＮチャンネルＭＯ３ＦＥＴＱＩ　４が設けられる
。また、トランジスタＴ２のベースと回路の電源電圧と
の間には、ＮチャンネルＭＯ３ＦＥＴＱ１５が設けられ
る。ＭＯ３ＦＥＴＱＩ５のゲートは、トランジスタＴ２
のコレクタに共通結合される。ＭＯ３ＦＥＴＱＩ　４の
ゲートと回路の電源電圧との間には、ＮチャンネルＭＯ
３ＦＥＴＱ１３が設けられる。ＭＯ３ＦＥＴＱＩ　３は
、そのゲート及びドレインが共通結合されることでダイ
オード形態とされる。ＭＯ３ＦＥＴＱＩ　３のドレイン
と上記ＭＯ３ＦＥＴＱ２のゲートとの間には、上記ＭＯ
３ＦＥＴＱ３が設けられる。ＭＯ３ＦＥＴＱ３のゲット
には、特に制限されないが、所定のバイアス電圧Ｖｂ２
が供給される。これにより、ＭＯ３ＦＥＴＱ３及びＱ１
３は、ＭＯ３ＦＥＴＱ１４が上記内部信号ｗｅに対して
バイアス電圧Ｖｂ２によって決まる所定の論理スレッシ
ホルトを持つように作用する。

トランジスタＴ１のエミッタ及びトランジスタＴ２のコ
レクタの共通結合されたノードの電位は、レベル変換回
路ＬＣの出力信号すなわち反転セット信号ｓｐとして、
書き込みパルス発生回路ｗｐＧに供給される。

上記内部信号ｗｃが所定のロウレベルとされるとき、Ｍ
Ｏ３ＦＥＴＱＩ　２及びＱ１４はオフ状態となり、ＭＯ
３ＦＥＴＱ２がオン状態となる。これにより、トランジ
スタＴ１はオン状態となり、トランジスタＴ２はオフ状
態となる。このため、レベル変換回路ＬＣの出力信号す
なわち反転セット信号ｓｐは、はぼ回路の接地電位のよ
うなＣＭＯＳレベルのハイレベルとされる。一方、内部
信号ｗ（が所定のハイレベルとされると、ＭＯ３ＦＥＴ
Ｑ２はオフ状態となり、代わってＭＯ３ＦＥＴＱ１２及
びＱ１４がともにオン状態となる。これにより、トラン
ジスタＴ１は、そのベース電流が切断されまたそのベー
ス容量がディスチャージされることでカットオフ状態と
なり、トランジスタＴ２は、そのコレクタ電位が充分低
下するまでの間ＭＯ３ＦＥＴＱＩ　４を介してベース電
流が流されることでオン状態となる。このため、レベル
変換回路ＬＣの出力信号すなわち反転セット信号ｓｐは
、はぼ回路の電源電圧のようなＣＭＯＳレベルのロウレ
ベルとされる。

書き込みパルス発生回路ＷＰＧは、特に制限されないが
、メモリアレイＭＡＲＹに設けられるダミーセルＤＣを
基本構成とする。ダミーセルＤＣは、前述のように、メ
モリアレイＭＡＲＹの他のメモリセルと同様な構成とさ
れ、これらのメモリセルとほぼ同様な動作特性を持つよ
うに設計される。ダミーセルＤＣは、互いに交差接続さ
れることでラッチ形態とされる２（１１のＣＭＯＳイン
バータ回路Ｎ１及びＮ２を含む。インバータ回路Ｎ２の
入力端子は、ダミーセルＤＣの反転セット入力端子とさ
れ、上記レベル変換回路ＬＣから反転セット信号ｓｐが
供給される９反転セット信号ｓｐは、さらにナントゲー
ト回路ＮＡＧ５の第１の入力端子に供給されるとともに
、インバータ回路Ｎ１１によって反転された後、Ｎチャ
ンネルＭＯ３ＦＥＴＱ１６のゲートに供給される。

一方、インバータ回路Ｎ１の入力端子は、ダミーセルＤ
Ｃの反転リセット入力端子とされ、ナントゲート回路Ｎ
ＡＧ５の出力信号すなわち反転リセット信号ｒｐが供給
される。インバータ回路Ｎ１の出力信号は、上記インバ
ータ回路Ｎ２の入力端子に供給されるとともに、ダミー
セルＤＣの反転出力信号■として、出力トランジスタＴ
３のベースに供給される。同様に、インバータ回路Ｎ２
の出力信号は、上記インバータ回路Ｎ１の入力端子に供
給されるとともに、ダミーセルＤＣの非反転出力信号ｗ
ｐとして、インバータ回路Ｎ３の入力端子に供給される
。

インバータ回路Ｎ３は、直列形態とされるインバータ回
路Ｎ４とともに遅延素子として機能し、遅延回路ＤＬＩ
を構成する。遅延回路ＤＬＩの遅延時間ｔｄ１は、後述
するように、反転リセット信号ｒｐのパルス幅を決定す
る。また、後述する遅延回路ＤＬ２の遅延時間ｔｄ２と
ともに、反転タイミング信号φＷのパルス幅を決定する
。インバータ回路Ｎ４の出力信号すなわち遅延回路ＤＬ
ｌの出力信号ｎ１は、上記ナントゲート回路ＮＡＧ５の
第２の入力端子に供給され、さらにインバータ回路Ｎ５
の入力端子に供給される。

インバータ回路Ｎ５は、直列形態とされるインバータ回
路Ｎ６〜ＮＩＯとともに遅延素子として機能する。これ
らのインバータ回路Ｎ５〜ＮＩＯは、ナントゲート回路
Ｎ　Ａ　Ｇ　１〜ＮＡＧ４とともに遅延回路ＤＬ２を構
成する。インバータ回路Ｎ６の出力信号は、インバータ
回路Ｎ７の入力端子に供給されるとともに、ナントゲー
ト回路ＮＡＧ３の一方の入力端子に供給される。また、
インバータ回路Ｎ８の出力信号は、インバータ回路Ｎ９
の入力端子に供給されるとともに、ナントゲート回路Ｎ
　Ａ　Ｇ　２の一方の入力端子に供給される。インバー
タ回路ＮＩＯの出力信号は、ナントゲート回路ＮＡＧＩ
の一方の入力端子に供給される。これらのナントゲート
回路ＮＡＧ３．ＮＡＧ２及びＮＡＧｌの他方の入力端子
には、バンドＰｓｉ〜Ｐｓ３を介して対応する選択信号
５１〜Ｓ３がそれぞれ供給される。選択信号８１〜Ｓ３
は、特に制限されないが、上記バンドＰ３１〜Ｐｓ３が
後述する特性試験の判定結果に従って回路の接地電位又
は電源電圧にポンディングされることで、選択的にハイ
レベル又はロウレベルとされる。

ナントゲート回路Ｎ　Ａ　Ｇ　３　、　Ｎ　Ａ　Ｇ　２
及びＮＡＧｌの出力信号は、ナントゲート回路ＮＡＧ４
の第１〜第３の入力端子にそれぞれ供給される。これに
より、ナントゲート回路ＮＡＧ４の出力信号すなわち遅
延回路ＤＬ２の出力信号ｎ２は、ナントゲート回路ＮＡ
Ｇ３．ＮＡＧ２及びＮＡＧｌの出力信号のいずれかがロ
ウレベルとされるとき、すなわちインバータ回路Ｎ６の
出力信号と選択信号３１．インバータ回路Ｎ８の出力信
号と選択信号Ｓ２あるいはインバータ回路ＮＩＯの出力
信号と選択信号Ｓ３のいずれかがともにハイレベルとさ
れるとき、選択的にハイレベルとされる。つまり、イン
バータ回路Ｎ３及びＮ４により遅延されたダミーセルＤ
Ｃの非反転出力信号ｗｐは、上記選択信号Ｓ１がハイレ
ベルとされるとき、さらに２橿のインバータ回路Ｎ５及
びＮ６の遅延時間分だけ遅延され、遅延回路ＤＬ２の出
力信号ｎ２となる。また、上記選択信号Ｓ２あるいはＳ
３がハイレベルとされるとき、さらに４個のインバータ
回路Ｎ５〜Ｎ８あるいは６個のインバータ回路Ｎ５〜Ｎ
ＩＯの遅延時間分だけそれぞれ遅延され、遅延回路ＤＬ
２の出力信号ｎ２となる。これにより、遅延回路ＤＬ２
の遅延時間ｔｄ２は、選択信号８１〜Ｓ３に従って設定
される段階的な複数の値を採りうるちのとなる。遅延回
路□ＤＬ２の遅延時間ｔａ２は、後述するように、と記
遅延回路ＤＬ１の遅延時間ｔｄｌとともに上記反転タイ
ミング信号φＷのパルス幅を決定する。

ナントゲート回路ＮＡＧ４の出力信号すなわち遅延回路
ＤＬ２の出力信号ｎ　２は、ナントゲート回路ＮＡＧ５
の第３の入力端子に供給される。ナントゲート回路ＮＡ
Ｇ５の出力信号は、反転リセット信号ｒｐとして、上記
ダミーセルＤＣの反転リセット入力端子に供給される。

上記反転セット信号ｓｐが一時的にＣＭＯＳレベルのロ
ウレベルとされるとき、ナントゲート回路ＮＡＣ；５の
出力信号すなわち反転リセット信号ｒｐはハイレベルと
なる。このため、インバータ回路Ｎ２の出力信号すなわ
ちダミーセルＤＣの非反転出力信号ｗｐがハイレベルと
なり、インバータ回路Ｎ１の出力信号すなわちダミーセ
ルＤＣの反転出力信号ｗｐはロウレベルとなる。これに
より、ダミーセルＤＣは、いわゆるセット状態とされる
。ダミーセルＤＣは、反転セット信号Ｔ下がハイレベル
に戻された後も、反転リセット信号Ｔ丁がロウレベルと
されるまでの間、このセット状態を保持する。

ダミーセルＤＣがセット状態とされその非反転出力信号
ｗｐがハイレベルとされると、遅延回路ＤＬＬの出力信
号ｎ１がその遅延時間ｔｄｌが経過した時点でハイレベ
ルとされ、また遅延回路ＤＬ２の出力信号ｎ２が遅延回
路ＤＬＩ及びＤＬ２の合計遅延時間ｔｄｌ＋ｔｄ２が経
過した時点でハイレベルとされる。このとき、反転セッ
ト信号Ｔ下はすでにハイレベルとされることから、反転
リセット信号ｒｐがハイレベルとなる。このため、イン
バータ回路Ｎ１の出力信号すなわちダミーセルＤＣの反
転出力信号ｗｐがハイレベルとなり、インバータ回路Ｎ
２の出力信号すなわちダミーセルＤＣの非反転出力信号
ｗｐはロウレベルとなる。

これにより、ダミーセルＤＣは、いわゆるリセ。

ト状態とされる。ダミーセルＤＣは、反転セット信号ｓ
ｐが次にロウレベルとされるまでの間、そのリセット状
態を保持する。

ダミーセルＤＣがリセット状態とされその非反転出力信
号ｗｐがロウレベルとされることで、インバータ回路Ｎ
４の出力信号すなわちＤＬＬの出力信号ｎ１が、その遅
延時間ｔｄｌだけ遅れてロウレベルとなる。このため、
ナントゲート回路ＮＡ　Ｇ　５の出力信号すなわち反転
リセット信号７丁は、ハイレベルに戻される。

これらのことから、ダミーセルＤＣは、レベル変喚回路
り、Ｃの出力信号すなわち反転セット信号ｓｐが一時的
にロウレベルとされることでセット状態とされ、遅延回
路ＤＬＩ及びＤＬ２の合計遅延時間ｔｄ１＋ｔａ２が経
過した時点で反転リセット信号ｒｐが一時的にロウレベ
ルとされることでリセット状態どされる。言い換えるな
らば、ダミーセルＤＣの非反転出力信号ｗｐは、反転セ
ット信号ｓｐの立ち下がりエツジに同期して立ち下がり
、遅延回路ＤＬＩ及びＤＬ２の合計遅延時間ｔｄｌ＋ｔ
ｄ２に相当するパルス幅を持つネガティブパルスとされ
る。前述のように、遅延回路ＤＬ２の遅延時間ｔｄ２は
、選択信号８１〜Ｓ３に従って設定され、これに従って
、上記非反転出力信号ｗｐのパルス幅が設定される。反
転リセ−／　）０５号７アは、ダミーセルＤＣがセット
状態とされてから上記遅延回路ＤＬＬ及びＤＬ２の合計
遅延時間ｔｄｌ＋ｔｄ２が経過した後に立ち下がり、遅
延回路ＤＬＩの遅延時間ｔｄｌをパルス幅とするネガテ
ィブパルスとされる。

書き込みパルス発生回路ＷＰＧは、さらにトーテムポー
ル形態とされるベイポーラトランジスタＴ３及びＴ４を
基本構成とするバイポーラ・ＣＭＯ３複合駆動回路を含
む。トランジスタＴ３のコレクタは回路の接地電位に結
合され、そのベースには上記ダミーセルＤＣの反転出力
信号ｗｐが供給される。トランジスタＴ４のエミフタは
、回路の電源電圧に結合される。また、トランジスタＴ
４のベースとそのコレクタとの間にはＮチャンネルＭＯ
３ＦＥＴＱＩ　６が設けられ、そのソースと回路の電源
電圧との間にはＮチャンネルＭＯ３ＦＥＴＱ１７が設け
られる。ＭＯ３ＦＥＴＱＩ　６のゲートには、特に制限
されないが、上記反転セット信号７丁）インバータ回路
Ｎｉｌによる反転信号が供給される。ＭＯ３ＦＥＴＱ１
７のゲートは、出力トランジスタＴ４のコレクタに共通
結合される。トランジスタＴ３のエミツタ及びトランジ
スタＴ４のコレクタの共通結合されたノードの電位は、
書き込みパルス発生回路ＷＰＧの出力信号すなわち反転
タイミング信号φＷとされる。この反転タイミング信号
φＷは、特に制限されないが、パッドＰｗを介して論理
機能付メモリのライトアンプＷＡに供給される。

ダミーセルＤＣがリセット状態とされ反転セット信号ｓ
ｐがハイレベルとされるとき、ダミーセルＤＣの反転出
力信号ｗｐはハイレベルとされ、インバータ回路Ｎｉｌ
の出力信号はロウレベルとされる。したがって、トラン
ジスタＴ３はオン状態となり、トランジスタＴ４は、Ｍ
Ｏ３ＦＥＴＱ１６がオフ状態とされそのベース電流が流
されないことでカットオフ状態となる。、このため、反
転タイミング信号７７は、はぼ回路の接地電位のような
ＣＭＯＳレベルのハイレベルとされる。反転セット信号
７丁がロウレベルとされ、ダミーセルＤＣがセット状態
とされると、トランジスタＴ３はカットオフ状態となり
、代わってトランジスタＴ４がオン状態となる。このた
め、反転タイミング信号ｉは、はぼ回路の電源電圧のよ
うなＣＭＯＳレベルのロウレベルとされる。このように
バイポーラ・ＣＭＯ３複合駆動回路が設けられることで
、書き込みパルス発生回路ＷＰＧの出力信号すなわち反
転タイミング信号φＷのファンアウトが増大される。

第２図には、第１図のタイミング発生回路ＴＧの一実施
例のタイミング図が示されている。第１図及び第２図に
従って、この実施例のタイミング発生回路ＴＧの動作の
概要を説明する。なお、第２図には、選択信号Ｓ１がハ
イレベルとされる場合が実線で示され、また選択信号Ｓ
２又はＳ３がハイレベルとされる場合が点線又は−点鎖
線でそれぞれ示されている。

第２図において、論理機能付メモリは、反転クロック信
号ＣＰの立ち下がり変化に先立ってライトイネーブル信
号ＷＥがハイレベルとされることで、書き込み動作モー
ドとされる。

タイミング発生回路ＴＯでは、反転クロック信号ＣＰの
立ち下がりエツジにおいてライトイネーブル信号ＷＥが
ハイレベルであることから、フリップフロップ回路ＢＦ
Ｉがセット状態とされ、その反転出力信号すなわち反転
内部ライトイネーブル信号ｗｅがロウレベルとされる。

この反転内部ライトイネーブル信号ｗｅは、バイポーラ
ゲート回路ＢＧＩにおいて、反転遅延クロック信号ｄｃ
下）負論理の論理積がとられ、内部信号ＶＣが形成され
る０反転遅延クロック信号ｄｃｐは、反転クロック信号
ＣＰに対して遅延回路ＢＤＩの遅延時間ｔｂだけ遅延さ
れる。この遅延時間ｔｂは、フリップフロップ回路ＢＦ
Ｉの状態遷移時間をカバーするとともに、反転タイミン
グ信号φＷの立ち上がりタイミングを設定する。

内部信号Ｗｅは、レベル変換回路ＬＣによって反転され
、さらにＣＭＯＳレベルに変換された後、反転セット信
号ｓｐとされる。

書き込みパルス発生回路ＷＰＧでは、反転セット信号ｓ
ｐがロウレベルとされることで、まずダミーセルＤＣの
非反転出力信号Ｗｐがハイレベルとなり、つづいてその
反転出力信号７丁がロウレベルとなる。ダミーセルＤＣ
は、反転セット信号ｓｐがハイレベルに戻された後も、
反転リセット信号ｒｐがロウレベルとされるまでセット
状態を保持する。ダミーセルＤＣの反転出力信号ｗｐは
、バイポーラ・ＣＭＯ３複合駆動回路を経て、書き込み
パルス発生回路ＷＰＧの出力信号すなわち反転タイミン
グ信号φＷとされる。

ダミーセルＤＣの反転出力信号ｗｐがロウレベルとされ
その非反転出力信号ｗｐがハイレベルとされてから遅延
回路ＤＬＩの遅延時間ｔｄｌが経過すると、まず遅延回
路ＤＬＩの出力信号ｎ１がハイレベルとなる。また、遅
延回路ＤＬＩの出力信号ｎ１がハイレベルとされてから
さらに遅延回路ＤＬ２の遅延時間ｔｄ２が経過すると、
遅延回１１ＤＬ２の出力信号ｎ２がハイレベルとなる。

これにより、反転リセット信号７丁がロウレベルとなる
。したがって、ダミーセルＤＣはリセット状態とされ、
その反転出力信号ｗｐはハイレベルとなり、非反転出力
信号がロウレベルとなる。これにより、反転タイミング
信号φＷはハイレベルとなる。反転リセット信号ｒｐは
、ダミーセルＤＣの非反転出力信号ｗｐがロウレベルと
されてから遅延回路ＤＬＩの遅延時間ｔｄｌが経過した
時点で、ロウレベルに戻される。

ところで、書き込みパルス発生回路ＷＰＧの遅延回路Ｄ
Ｌ２には、前述のように、ダミーセルＤＣの動作特性に
応じて、選択的に選択信号Ｓ１〜Ｓ３がバンドＰｓｉ〜
Ｐｓ３から供給される。その結果、遅延回路ＤＬ２の遅
延時間ｔａ２が、上記選択信号３１〜Ｓ３に従って段階
的な異なる値に設定される。特に制瀬されないが、ダミ
ーセルＤＣの動作特性の判定は、第２図に示されるよう
に、反転タイミング信号φＷをモニタしながら反転クロ
ック信号ＣＰのパルス幅を変化させることにより行われ
る。すなわち、ダミーセルＤＣの動作特性が良い方にバ
ラツキを呈し、その伝達遅延時間が短いと、ダミーセル
ＤＣは短いパルス幅の反転クロック信号ＣＰによってト
リガされ、所定のパルス幅を持つ反転タイミング信号φ
Ｗが出力される。また、逆にダミーセルＤＣの動作特性
が悪い方にバラツキを呈し、その伝達遅延時間が長くな
ると、ダミーセルＤＣは短い反転クロック信号ＣＰによ
って反転できず、反転タイミング信号Ｔ７は形成されな
い。

前述のように、ダミーセルＤＣは、メモリアレイＭＡＲ
Ｙを構成する他のメモリセルと同様な動作特性を持つよ
うに設計される。したがって、反転クロック信号ＣＰの
パルス幅を変化させてダミーセルＤＣの動作特性を判定
することは、とりもなおさず記憶素子となるメモリセル
の動作特性を判定することに他ならない。

第２図の実施例では、反転クロック信号ＣＰのパルス幅
は３段階に変化され、反転クロック信号（”Ｐの各パル
ス幅に応じて、上記選択信号３１〜Ｓ３が供給される。

これらの選択信号８１〜ｓ３は、次の製造工程において
、対応するバンドＰｓ１〜Ｐｓ３が回路の接地電位又は
電源電圧にポンディングされることで、這択的にハイレ
ベル又はロウレベルに固定される。この結果、論理機能
付メモリの書き込みパルスすなわち反転タイミング信号
φＷは、メモリセルの動作特性に従った効果的なパルス
幅を持つものとなる。

以上のように、この実施例の論理機能付メモリの動作は
、反転クロンク信号τ了°に従って同期化され、ライト
アンプＷＡに供給される書き込みパルスすなわち反転タ
イミング信号φＷは、タイミング発生回路ＴＧに設けら
れる書き込みパルス発生回路ＷＰＧによって自律的に形
成される。メモリアレイＭＡＲＹは、メモリセルと同様
な構成とされる１個のダミーセルＤＣを含む。書き込み
パルス発生回路ＷＰＧは、上記ダミーセルＤＣと、その
非反転出力信号に従って反転リセット信号７ｐを形成す
る遅延回路を含む９反転タイミング信号Ｔマのパルス幅
を決定する上記遅延回路の遅延時間は、ダミーセルＤＣ
すなわちメモリセルの動作特性に従って段階的に異なる
値に設定される。

このため、この実施例の論理機能付メモリでは、書き込
みパルス発生回路ＷＰＧの構成が比較的簡素化されるに
もかかわらず、メモリセルの動作特性に応じたパルス幅
を有する書き込みパルスを効率的に形成できる。これに
より、試験工数を削減し、論理機能付メモリを低コスト
化できるとともに、暑き込みパルスのマージンを縮小し
、論理機能付メモリを高速化できるものである。

以上の本実施例に示されるように、この発明をバイポー
ラ・ＣＭＯ３型ＲＡＭを基本構成とするＥＣＬインタフ
ェースの論理機能付メモリ等の半導体集積回路装置に通
用した場合、次のような効果が得られる。すなわち、 （１）メモリアレイに、メモリセルと同様な構成とされ
るダミーセルを設け、書き込みパルス発生回路を、上記
ダミーセルと上記ダミーセルの出力信号に従ってそのリ
セット信号を形成する遅延回路とを中心に構成し、上記
遅延回路の遅延時間を、上記ダミーセルの動作特性に従
って設定することで、書キ込みパルスのパルス幅を、メ
モリセルの動作特性にみあって効率良く設定できるとい
う効果が得られる。

（２）上記（１）項により、論理機能付メモリの試験工
数を削減し、その低コスト化を図ることができるという
効果が得られる。

（３）上記（１）項により、ライトアンプに供給される
書き込みパルスのパルス幅を、メモリセルの動作特性に
従って最適化し、そのマージンを縮小できるため、論理
機能付メモリの高速化を図ることができるという効果が
得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図の実施
例において、遅延回路ＤＬＬ及びＤＬ２を構成するＣＭ
ＯＳインバータ回路の段数は任意である。また、これら
の遅延回路は、ＮＭＯ３型又はバイポーラ・ＣＭＯ３型
Ｏ３バータ回路あるいはその他により構成されるもので
あってもよい。ライトイネーブル信号ＷＥや反転クロッ
ク信号ＣＰ及び反転タイミング信号φＷ等は、それぞれ
論理条件が反転されるものであってもよい、書き込みパ
ルス発生回路ＷＰＧのＭＯ３ＦＥＴＱＩ　６のゲートに
は、反転セット信号ｓｐのインバータ回路Ｎｉｌによる
反転信号に代えて、ダミーセルＤＣの非反転出力信号ｗ
ｐを入力してもよい。レベル変換回路ＬＣや書き込みパ
ルス発生回路ＷＰＧは、電源電圧の極性を反転できれば
、ＭＯＳＦＥＴ及びバイポーラトランジスタの導電型を
入れ換えて構成することもよい。

選択信号８１〜Ｓ３は、パッドＰｓｉ〜Ｐｓ３と回路の
接地電位又は電源電圧との間に予め形成される接続配線
を、例えばレーザ等によって選択的に切断することによ
って、選択的に供給されるものであってもよい。第３図
において、メモリアレイＭＡＲＹを構成するメモリセル
及びダミーセルＤＣは、高抵抗負荷型のインバータ回路
によって構成されるものであってもよい、また、ダミー
セルＤＣは、メモリアレイＭＡＲＹの１行又は１列にわ
たって複数個形成されるうちの１個であってもよい。メ
モリアレイＭＡＲＹは、複数のメモリマントにより構成
されることもよい。さらに、第１図に示されるタイミン
グ発生回路ＴＧの具体的な回路構成や第３図に示される
バイポーラ型ＲＡＭのブロック構成及び制御信号やタイ
ミング信号の組み合わせ等、種々の実施形態を採りうる
。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である論理機能付メモリに
通用した場合について説明したが、それに限定されるも
のではなく、例えば、バイポーラ・ＣＭＯ３型ＲＡ　Ｍ
単体で用いられるものや論理機能付メモリを含む各種の
ディジタル装置等にも通用できる０本発明は、書き込み
パルス発生　２回路を内蔵する半導体記憶装置あるいは
このような半導体記憶装置を含むディジタル装置に広く
利用できる。

（発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、メモリアレイに、メモリセルと同様な構成
とされるダミーセルを設け、書き込みパルス発生回路を
、上記ダミーセルと上記ダミーセルの出力信号に従って
そのリセット信号を形成する遅延回路とを中心に構成し
、上記遅延回路の遅延時間を、上記ダミーセルの動作特
性に従って設定することで、書き込みパルスのパルス幅
を、メモリセルの動作特性にみあって効率良く設定する
ことができる。これにより、試験工数を削減して、論理
機能付メモリを低コスト化できるとともに、書き込みパ
ルスのパルス幅を最適化しそのマージンを縮小して、論
理機能付メモリを高速化できるものである。

【図面の簡単な説明】

第１図は、この発明が通用された論理機能付メモリのタ
イミング発生回路の一実施例を示す回路図、 第２図は、第１図のタイミング発生回路の−実雄側を示
すタイミング図、 第３図は、第１図のタイミング発生回路を含む論理機能
付メモリの一実施例を示すブロック図である。 ＭＡＲＹ・・・メモリアレイ、ＤＣ・・・ダミーセル、
ＴＧ・・・タイミング発生回路、ＬＣ・・・レベル変換
回路、ＷＰＧ・・−書き込みパルス発生回路、ＢＦＩ・
・・パイポーラフリップフロップ回路、ＢＤＩ、ＤＬＩ
〜ＤＬ２・・・遅延回路、ＢＧＩ・・・バイポーラノア
ゲート回路、ＮＡＧ１〜ＮＡＧ５・・・ＣＭＯＳナント
ゲート回路、Ｎ１〜ＮＬＬ・・・ＣＭＯＳインバータ回
路、Ｑ１〜Ｑ３・−・ＰチャンネルＭＯ３ＦＥＴ。 Ｑｌｌ〜Ｑ１７・・・ＮチャンネルＭＯ３ＦＥＴ。 Ｔ１〜Ｔ４・・・ＮＰＮ型バイポーラトランジスタ、Ｐ
ｗｅ、Ｐｃｐ、Ｐｓｉ〜Ｐｓ３．Ｐｗ−・・試験用バン
ド。 ＡＤ・・・アドレスデコーダ、ＡＤＢ・・・アドレスバ
ッファ、ＷＡ・・・ライトアンプ、ＲＡ・・・リードア
ンプ、ＤＩＢ−・−データ入カバソファ、ＤＯＢ・・・
データ出カバソファ。

Claims (1)

1. 【特許請求の範囲】 １、ラッチ形態とされ格子状に配置される複数のメモリ
   セル及び上記メモリセルと同様な構成とされるダミーセ
   ルを含むメモリアレイと、上記ダミーセル及び上記ダミ
   ーセルの出力信号に従ってそのリセット信号を形成する
   遅延回路を含むパルス発生回路とを具備し、上記パルス
   発生回路の出力信号のパルス幅が、上記遅延回路の遅延
   時間が上記ダミーセルの動作特性に従って設定されるこ
   とにより決定されることを特徴とする半導体記憶装置。 ２、上記ダミーセルの動作特性は、そのセット入力端子
   に供給されるセット信号のパルス幅を変化させ、上記出
   力信号が形成される上記セット信号の最小パルス幅を求
   めることにより判定されるものであり、上記遅延回路は
   、上記最小パルス幅に対応して供給される選択信号に従
   って選択的に有効とされる複数の遅延素子を含むもので
   あることを特徴とする特許請求の範囲第１項記載の半導
   体記憶装置。 ３、上記半導体記憶装置は、バイポーラ・ＣＭＯＳ型Ｒ
   ＡＭを基本構成とする論理機能付メモリであって、上記
   パルス発生回路は、上記論理機能付メモリのタイミング
   発生回路に含まれる書き込みパルス発生回路であること
   を特徴とする特許請求の範囲第１項又は第２項記載の半
   導体記憶装置。