JPH02162771A - アクテイブマトリクス基板及び製造方法 - Google Patents
アクテイブマトリクス基板及び製造方法Info
- Publication number
- JPH02162771A JPH02162771A JP63316376A JP31637688A JPH02162771A JP H02162771 A JPH02162771 A JP H02162771A JP 63316376 A JP63316376 A JP 63316376A JP 31637688 A JP31637688 A JP 31637688A JP H02162771 A JPH02162771 A JP H02162771A
- Authority
- JP
- Japan
- Prior art keywords
- oxide
- ito
- semiconductor
- active matrix
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 239000000758 substrate Substances 0.000 title claims description 25
- 239000011159 matrix material Substances 0.000 title claims description 15
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 21
- 239000010703 silicon Substances 0.000 claims abstract description 21
- 229910052751 metal Inorganic materials 0.000 claims abstract description 13
- 239000002184 metal Substances 0.000 claims abstract description 13
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 4
- 239000004065 semiconductor Substances 0.000 claims description 22
- 238000000151 deposition Methods 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 7
- 239000004020 conductor Substances 0.000 claims description 6
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 claims description 4
- 239000012212 insulator Substances 0.000 claims description 3
- 230000008018 melting Effects 0.000 claims description 3
- 238000002844 melting Methods 0.000 claims description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 2
- 238000010406 interfacial reaction Methods 0.000 claims 5
- 229910052782 aluminium Inorganic materials 0.000 claims 1
- 229910052804 chromium Inorganic materials 0.000 claims 1
- 229910052750 molybdenum Inorganic materials 0.000 claims 1
- -1 silicide compound Chemical class 0.000 claims 1
- 229910052715 tantalum Inorganic materials 0.000 claims 1
- 230000007547 defect Effects 0.000 abstract description 12
- 238000000034 method Methods 0.000 abstract description 10
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 abstract description 7
- 229910052760 oxygen Inorganic materials 0.000 abstract description 7
- 239000001301 oxygen Substances 0.000 abstract description 7
- 239000000463 material Substances 0.000 abstract description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 abstract description 3
- RHZWSUVWRRXEJF-UHFFFAOYSA-N indium tin Chemical compound [In].[Sn] RHZWSUVWRRXEJF-UHFFFAOYSA-N 0.000 abstract 1
- 229910001887 tin oxide Inorganic materials 0.000 abstract 1
- 239000010408 film Substances 0.000 description 24
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 17
- 239000010410 layer Substances 0.000 description 17
- 230000000694 effects Effects 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Parts Printed On Printed Circuit Boards (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、表示装置に用いられるアクティブマトリクス
基板及び半導体素子の構造およびその製造方法。
基板及び半導体素子の構造およびその製造方法。
ガラス等の絶縁基板上に薄膜トランジスタ（ＴＰＴ）等
を形成したアクティブマトリクス基板においては、大画
面、高精細化に伴い製造歩留りの向上が生産技術上の重
要な課題となっており、そのために種々の工夫がなされ
ている。その中でも、歩留りを低下させる主要因は、製
造工程数増加に伴う異物の発生で、特に配線交差部の短
絡欠陥がライン欠陥となりこの低減が最重要課題である
。配線間の短絡欠陥低減の方法として配線間の層間絶縁
膜を多層構造にして、各層にピンホール等があっても多
層にすることにより全体層により絶縁耐圧を向上させる
方法がある。しかしながら上記の方法では多層にするこ
とで新たな工程増加を伴うためにかえってその効果を低
減させると共に、Ｉｌｌココスト増加させる。
を形成したアクティブマトリクス基板においては、大画
面、高精細化に伴い製造歩留りの向上が生産技術上の重
要な課題となっており、そのために種々の工夫がなされ
ている。その中でも、歩留りを低下させる主要因は、製
造工程数増加に伴う異物の発生で、特に配線交差部の短
絡欠陥がライン欠陥となりこの低減が最重要課題である
。配線間の短絡欠陥低減の方法として配線間の層間絶縁
膜を多層構造にして、各層にピンホール等があっても多
層にすることにより全体層により絶縁耐圧を向上させる
方法がある。しかしながら上記の方法では多層にするこ
とで新たな工程増加を伴うためにかえってその効果を低
減させると共に、Ｉｌｌココスト増加させる。
一方、アクティブマトリクス基板ではその製造工程内で
インジウムスズ酸化物（ＴＴＯ）の透明性や低抵抗性を
利用して、これを配線や液晶を反転させる画素電極に利
用している。また、このＩＴＯは電極として用いるため
、非晶質あるいは多結晶質シリコンあるいはＡＱ等の金
属との良好なコンタクト特性が要求されている。しかし
ながら、ＩＴＯと他の電極とのコンタク１へ特性は、基
板製造工程中の熱処理により劣化し、その原因としてア
イ・イー・イー トランザクション オンニレクロン
デバイス レター、イーデイエル７、ナンバー２ （１
９８６年）第１３４頁から１３６頁（ＩＥＥＥ、Ｔｒａ
ｎｓ、Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒ
ｓ。
インジウムスズ酸化物（ＴＴＯ）の透明性や低抵抗性を
利用して、これを配線や液晶を反転させる画素電極に利
用している。また、このＩＴＯは電極として用いるため
、非晶質あるいは多結晶質シリコンあるいはＡＱ等の金
属との良好なコンタクト特性が要求されている。しかし
ながら、ＩＴＯと他の電極とのコンタク１へ特性は、基
板製造工程中の熱処理により劣化し、その原因としてア
イ・イー・イー トランザクション オンニレクロン
デバイス レター、イーデイエル７、ナンバー２ （１
９８６年）第１３４頁から１３６頁（ＩＥＥＥ、Ｔｒａ
ｎｓ、Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒ
ｓ。
Ｖｏ（１，ＥＤＬ−７，Ｎａ２（１９８６）ｐｐｌ ３
４−１３６）で論じられており、これが熱処理によりＩ
ＴＯとシリコンの界面に酸化物ができるためであると指
摘している。
４−１３６）で論じられており、これが熱処理によりＩ
ＴＯとシリコンの界面に酸化物ができるためであると指
摘している。
上記従来の技術では、ＩＴＯとシリコンのコンタクト特
性改善の方法を見い出すため、シリコンＩＴＯの界面の
酸化物を検出している。しかしながら５本課題を積極的
に、前記の配線間の短絡欠陥低減に適用しようとする試
みはなかった。
性改善の方法を見い出すため、シリコンＩＴＯの界面の
酸化物を検出している。しかしながら５本課題を積極的
に、前記の配線間の短絡欠陥低減に適用しようとする試
みはなかった。
本発明の目的は、配線間の短絡欠陥を低減し、かつ製造
工程数を低減するアクティブマトリクス基板及びＴ Ｆ
７１”およびその製造方法を提供することにある。
工程数を低減するアクティブマトリクス基板及びＴ Ｆ
７１”およびその製造方法を提供することにある。
上記目的を達成するために、以下の工程を含むことを特
徴とするアクティブマトリクス基板の製造方法を採用す
る。
徴とするアクティブマトリクス基板の製造方法を採用す
る。
（１）所定の絶縁基板上に、第１の半導体膜、あるいは
第１の導電膜（金属及び半導体と高融点金属との化合物
）よりなる所定のパターンの層を形成する工程。
第１の導電膜（金属及び半導体と高融点金属との化合物
）よりなる所定のパターンの層を形成する工程。
（２）上記第１の半導体膜あるいは導ｍｔａ上にＩＴＯ
を堆積した後、上記ＩＴＯを所定のパターンに形成する
工程。
を堆積した後、上記ＩＴＯを所定のパターンに形成する
工程。
（３）上記第１の半導体膜あるいは導ｆｆ１ｖと上記Ｉ
ＴＯとの界面に酸化物を形成するための、上記ＩＴＯ上
に絶縁膜を形成する工程あ、るいは３００℃以上の熱処
理工程。
ＴＯとの界面に酸化物を形成するための、上記ＩＴＯ上
に絶縁膜を形成する工程あ、るいは３００℃以上の熱処
理工程。
上記の他の目的を達成するためには、上記の工程の（２
）を行った後に（１）の工程を行い、次に（３）の工程
を行ってもよい、上記の工程を含むことにより、半導体
１漠あるいは導電膜とＩ”ｌ’Ｏと間に良好な絶縁膜が
形成されろ。
）を行った後に（１）の工程を行い、次に（３）の工程
を行ってもよい、上記の工程を含むことにより、半導体
１漠あるいは導電膜とＩ”ｌ’Ｏと間に良好な絶縁膜が
形成されろ。
絶縁基板上に形成されるトランジスタのゲートとソース
あるいはドレイン、及びゲート配線とシグナル配線は絶
縁されていなければならず、これがなされていなければ
基板の欠陥となる。半導体層あるいは導電層とＩＴＯを
積層した後、熱処理することにより上記ＩＴＯと半導体
層あるいは導！Ｉ！層との界面に良好な絶縁膜が形成さ
れるので、これを上記目的の絶縁層として適用すること
により、新たな絶ｍ層を行うことなく、絶縁ができ良好
なアクティブマトリクス基板が提供できる。また上記Ｉ
ＴＯと半導体層との界面の絶縁層と従来から使われてい
る絶ｍｆｆ１を積層することにより上記絶縁層の短絡欠
陥は更に著しく低減でき、上記作用により、ａ１１造工
程数が数少なく歩留りの良いアクティブマトリクス基板
を提供できる。上記作用を筆者らが確認実験した結果、
シリコンとＴＴＯをＭＨＩ後６００℃で不活性ガス熱処
理した場合の界面酸化物はシリコンを６００℃で酸素中
で熱酸化した場合に比べて、１／３の時間で耐圧が２倍
の絶縁膜が形成され、この効果はＩ’ｒＯとＡＱ等の金
属の界面、ＩＴＯとシリコンと高融点金属との化合物と
の界面についても確認している。
あるいはドレイン、及びゲート配線とシグナル配線は絶
縁されていなければならず、これがなされていなければ
基板の欠陥となる。半導体層あるいは導電層とＩＴＯを
積層した後、熱処理することにより上記ＩＴＯと半導体
層あるいは導！Ｉ！層との界面に良好な絶縁膜が形成さ
れるので、これを上記目的の絶縁層として適用すること
により、新たな絶ｍ層を行うことなく、絶縁ができ良好
なアクティブマトリクス基板が提供できる。また上記Ｉ
ＴＯと半導体層との界面の絶縁層と従来から使われてい
る絶ｍｆｆ１を積層することにより上記絶縁層の短絡欠
陥は更に著しく低減でき、上記作用により、ａ１１造工
程数が数少なく歩留りの良いアクティブマトリクス基板
を提供できる。上記作用を筆者らが確認実験した結果、
シリコンとＴＴＯをＭＨＩ後６００℃で不活性ガス熱処
理した場合の界面酸化物はシリコンを６００℃で酸素中
で熱酸化した場合に比べて、１／３の時間で耐圧が２倍
の絶縁膜が形成され、この効果はＩ’ｒＯとＡＱ等の金
属の界面、ＩＴＯとシリコンと高融点金属との化合物と
の界面についても確認している。
本発明のその他の特徴及び効果は以下の記載から明らか
となるであろう。
となるであろう。
以下、本発明の一実施例を第１図により説明する。第１
図の（ａ）は本発明の平面構造、（ｂ）はＡＡ’の断面
構造を示す、第１図（ａ）はアクティブマトリクス型液
晶デイスプレィ基板の単位画素の平面図であり、１はゲ
ート配線、２はシグナル配線であり面配線に電位を与え
ろ事により３のＴＰＴが動作し６のＩ ７１’ ０画素
電極と対向基板に挟まれた液晶を反転させ表示する。５
のＩＴＯ共通ｆｆｌ極は６のＩＴＯ画素電極との間に容
量を形成し、３のＴ Ｅ？ Ｔがオフ状態での漏れ電流
を補償するものである。
図の（ａ）は本発明の平面構造、（ｂ）はＡＡ’の断面
構造を示す、第１図（ａ）はアクティブマトリクス型液
晶デイスプレィ基板の単位画素の平面図であり、１はゲ
ート配線、２はシグナル配線であり面配線に電位を与え
ろ事により３のＴＰＴが動作し６のＩ ７１’ ０画素
電極と対向基板に挟まれた液晶を反転させ表示する。５
のＩＴＯ共通ｆｆｌ極は６のＩＴＯ画素電極との間に容
量を形成し、３のＴ Ｅ？ Ｔがオフ状態での漏れ電流
を補償するものである。
１のゲート配線と２のシグナル配線は電気的に絶縁され
ており１通常（ｂ）の断面図で示すように８の絶縁膜で
絶縁されている０本発明の特徴はこの配線交差部の構造
にある。この交差部の構造は下部より１のゲート配線、
７の酸化物、４のＩ ’Ｉ’ Ｏ１８の絶縁膜、１のシ
グナル配線になっており、特に７の酸化物は４の■１゛
０中に含まれた酸素と１の材料１例えばＡＱ等の金属、
シリコン。
ており１通常（ｂ）の断面図で示すように８の絶縁膜で
絶縁されている０本発明の特徴はこの配線交差部の構造
にある。この交差部の構造は下部より１のゲート配線、
７の酸化物、４のＩ ’Ｉ’ Ｏ１８の絶縁膜、１のシ
グナル配線になっており、特に７の酸化物は４の■１゛
０中に含まれた酸素と１の材料１例えばＡＱ等の金属、
シリコン。
シリコンと金属の反応化したシリサイド層、との熱反応
による酸化物である０本発明ではこの酸化物を１の配線
上に形成することで１の配線と２の配線の短絡欠陥が著
しく低減される。これは、８の絶縁１膜は通常、化学気
相法（ＣＶＤ法）で形成するためピンホールが多り、シ
ばしば１と２の配線の／Ｍ銘不良を起すが、７の酸化物
により、いわば絶縁膜が２重化されこの不良を著しく低
減する。
による酸化物である０本発明ではこの酸化物を１の配線
上に形成することで１の配線と２の配線の短絡欠陥が著
しく低減される。これは、８の絶縁１膜は通常、化学気
相法（ＣＶＤ法）で形成するためピンホールが多り、シ
ばしば１と２の配線の／Ｍ銘不良を起すが、７の酸化物
により、いわば絶縁膜が２重化されこの不良を著しく低
減する。
本発明の別な特徴としてはその製造方法の容易さにある
。製造手順を第２図を用いて説明する。
。製造手順を第２図を用いて説明する。
同図に製造工程を示す断面１’ｌＷ造を示す、１のゲー
ト配線を形成後１０のＩＴＯを例えばスパッタ法により
形成する（同図（ａ））、１０のＩＴＯをホトエツチン
グして、５のＩＴＯ共通電極と４の配線交差部用ＩＴＯ
を形成し、その後１例えばＣＶＤ法で３００〜５００℃
の温度で絶縁ｒｌＡ８を堆ＩＡする（同図（ｂ））、上
記絶縁膜堆積による熱処理により４のＩＴＯ中の酸素と
１の材料が反応して７の酸化物が形成される。この酸化
物の厚さは８の絶縁物堆積温度を変えることや、膜堆積
後に例えば３００℃〜５００℃の熱処理により制御でき
る。
ト配線を形成後１０のＩＴＯを例えばスパッタ法により
形成する（同図（ａ））、１０のＩＴＯをホトエツチン
グして、５のＩＴＯ共通電極と４の配線交差部用ＩＴＯ
を形成し、その後１例えばＣＶＤ法で３００〜５００℃
の温度で絶縁ｒｌＡ８を堆ＩＡする（同図（ｂ））、上
記絶縁膜堆積による熱処理により４のＩＴＯ中の酸素と
１の材料が反応して７の酸化物が形成される。この酸化
物の厚さは８の絶縁物堆積温度を変えることや、膜堆積
後に例えば３００℃〜５００℃の熱処理により制御でき
る。
次に２のシグナル配線、６のＩＴＯ画素Ｗ１極を形成し
て基板を作成する（同図（Ｑ））、上記。
て基板を作成する（同図（Ｑ））、上記。
製造手順でわかるように本発明の主要部の配線交差部の
４のＩＴＯは５のＩＴＯ共通電極形成時に同時に形成で
きるため製造工程上の新たな追加工程がなく容易に形成
できる。
４のＩＴＯは５のＩＴＯ共通電極形成時に同時に形成で
きるため製造工程上の新たな追加工程がなく容易に形成
できる。
本発明の第２の実施例を第３図に示す。
第４薗はＴ Ｐ Ｔの製造工程を示す、１１の絶縁基板
上に、ＣＶＤ法で１のＳｉの島を形成し、その後ＩＴＯ
をスパッタ法によりＩ”ｒＯを形成して、１３のレジス
トをパターンリングしてＩ’ｒＯをエツチング除去する
（同図（ａ））、その後１例えばリン（Ｐ÷）をイオン
打込みしてｎ＋ｍを形成し、ｎ＋の活性化のアニールと
同時にＩＴＯの酸素とＳｉとの反応により３のゲート５
ｉＯｚを形成する（同図（ｂ） ） 、 ＪｉＡ後にス
ルホールエッチして１例えば１４のＡＱの電極を形成し
てＴ Ｉ７’１’を形成する（同図（ｃ））、本発明の
特徴は７のゲート５ｉＯｚをＩ’Ｉ’Ｏとの反応により
形成した構造にある。７の５ｉＯｚの形成に例えばＣＶ
Ｄ法で形成する場合に比べて膜堆積工程が省略できる、
通常酸素中の熱酸化に比べて形成時間を著しく低減でき
る効果がある。
上に、ＣＶＤ法で１のＳｉの島を形成し、その後ＩＴＯ
をスパッタ法によりＩ”ｒＯを形成して、１３のレジス
トをパターンリングしてＩ’ｒＯをエツチング除去する
（同図（ａ））、その後１例えばリン（Ｐ÷）をイオン
打込みしてｎ＋ｍを形成し、ｎ＋の活性化のアニールと
同時にＩＴＯの酸素とＳｉとの反応により３のゲート５
ｉＯｚを形成する（同図（ｂ） ） 、 ＪｉＡ後にス
ルホールエッチして１例えば１４のＡＱの電極を形成し
てＴ Ｉ７’１’を形成する（同図（ｃ））、本発明の
特徴は７のゲート５ｉＯｚをＩ’Ｉ’Ｏとの反応により
形成した構造にある。７の５ｉＯｚの形成に例えばＣＶ
Ｄ法で形成する場合に比べて膜堆積工程が省略できる、
通常酸素中の熱酸化に比べて形成時間を著しく低減でき
る効果がある。
本発明の第３の実施例を第４図に示す。
同図（ａ）は本発明の単位画素の平面図、（ｂ）はＡＡ
’の断面図、（ｃ）はＢＢ’の断面図である。１はゲー
ト配線、２はシグナル配線、６はＩＴＯ画素電極である
。同図（ｂ）は１のゲート配線と２のシグナル配線との
交差部、（Ｃ）はＴＦＴ部の断面図である。（Ｃ）は前
記第２の実施例と同様７のゲート５ｉＯｚは１のＩＴＯ
と２のシグナル配線の材料であるシリコンとの熱反応で
形成した酸化物である０本発明の特有の構造は同図（Ｑ
）のゲート酸化物と同時に同図（ｂ）の。
’の断面図、（ｃ）はＢＢ’の断面図である。１はゲー
ト配線、２はシグナル配線、６はＩＴＯ画素電極である
。同図（ｂ）は１のゲート配線と２のシグナル配線との
交差部、（Ｃ）はＴＦＴ部の断面図である。（Ｃ）は前
記第２の実施例と同様７のゲート５ｉＯｚは１のＩＴＯ
と２のシグナル配線の材料であるシリコンとの熱反応で
形成した酸化物である０本発明の特有の構造は同図（Ｑ
）のゲート酸化物と同時に同図（ｂ）の。
配線交差部をも７の酸化物（ＩＴｏとシリコンの反応で
形成した酸化物）が形成されている点である０本発明の
効果は７の酸化物をＩＴＯとシリコンの反応により形成
することにより、第３同断面図（Ｑ）の構造に比べて、
スルホールホ！−マスクが不要であるため、ホトマスク
数が１枚低減できる、８のが開維縁膜が不要である、ス
ルホール部の面積が不要であるため、高精細化して大き
な開口率が得られる、ホトマスク３枚で形成できるため
基板コストを大幅に低減できる効果がある。
形成した酸化物）が形成されている点である０本発明の
効果は７の酸化物をＩＴＯとシリコンの反応により形成
することにより、第３同断面図（Ｑ）の構造に比べて、
スルホールホ！−マスクが不要であるため、ホトマスク
数が１枚低減できる、８のが開維縁膜が不要である、ス
ルホール部の面積が不要であるため、高精細化して大き
な開口率が得られる、ホトマスク３枚で形成できるため
基板コストを大幅に低減できる効果がある。
本発明の第４の実施例を第５図に示す。
第７図には本発明の断面構造をその製造工程順に示す、
１２のシリコンを島状に形成して、その上部に４のＩＴ
Ｏ１１５のシリコンを堆積する（同図（ａ））、その後
例えばリン（Ｐ＋）をイオン打込みｎ＋層を形成し、そ
の後例えば６００℃で熱媒゛理することにより、４のＩ
ＴＯと１２のシリコン及び１５のシリコンとの界面に酸
化物を形成する０本構造はＴ Ｉ？ Ｔ ４Ｗ造におい
て１５のシリコンをゲートとして４のＩＴＯをフローテ
ィングＩ’ｔ！ｔｉとするメモリ素子となる０本発明の
特徴は７の酸化物を例えばＣＶＤ法による堆積で２回に
分けて形成する工程を省略でき、少ない工程数すなわち
低コス１−でメモリ素子を形成できる効果を持つ。
１２のシリコンを島状に形成して、その上部に４のＩＴ
Ｏ１１５のシリコンを堆積する（同図（ａ））、その後
例えばリン（Ｐ＋）をイオン打込みｎ＋層を形成し、そ
の後例えば６００℃で熱媒゛理することにより、４のＩ
ＴＯと１２のシリコン及び１５のシリコンとの界面に酸
化物を形成する０本構造はＴ Ｉ？ Ｔ ４Ｗ造におい
て１５のシリコンをゲートとして４のＩＴＯをフローテ
ィングＩ’ｔ！ｔｉとするメモリ素子となる０本発明の
特徴は７の酸化物を例えばＣＶＤ法による堆積で２回に
分けて形成する工程を省略でき、少ない工程数すなわち
低コス１−でメモリ素子を形成できる効果を持つ。
本発明では、インジウムスズ酸化物（ＸＴＯ）とＡｆｉ
等の金属、シリコン、シリコンと金属とのシリサイドと
の間の界面に熱処理することにより、容易に安定な酸化
物を形成し、これを配線間の絶縁膜及びＴＰＴのゲート
絶縁膜として使用できるので、配線間の短絡欠陥の低減
と、製造工程を大幅に短縮したＴＰＴを用いたアクティ
ブマトリクス基板及び半導体素子を形成できる。
等の金属、シリコン、シリコンと金属とのシリサイドと
の間の界面に熱処理することにより、容易に安定な酸化
物を形成し、これを配線間の絶縁膜及びＴＰＴのゲート
絶縁膜として使用できるので、配線間の短絡欠陥の低減
と、製造工程を大幅に短縮したＴＰＴを用いたアクティ
ブマトリクス基板及び半導体素子を形成できる。
第１図（ａ）は本発明の第一の実施例の平面図、第１図
（ｂ）はその断面図である。第２図（ａ）乃至同図（ｃ
）は第一の実施例の製造工程を示す断面図、第３図は本
発明の第２の実施例を示す構造及び製造工程を示す断面
図、第４図は本発明の第３の実施例を示し、第４図（ａ
）は平面図、第４図（ｂ）及び第４図（Ｑ）は断面図、
第５図は本発明の第４の実施例の製造工程及び構造を示
す断面図である。 １・・・ゲート配線、２・・・シグナル配線、４・・・
ゲート配線及びシグナル配線との間のＩＴＯ膜、４・・
・導ｌ！膜あるいは半導体に酸素を供給させるＩＴＯ膜
、７・・・ＩＴＯと導電膜あるいは半導体膜との反応に
より形成された酸化物、１１・・・絶縁基板。 第１図 （ａ） （ｂ） 第 図 （ａ） （ｂ） （Ｃ） 第 図 （ａ） （ｂ） （ｅ） 第 図 （ｂ） （Ｃ） 第 図 （ａ） ｔ （ｂ）
（ｂ）はその断面図である。第２図（ａ）乃至同図（ｃ
）は第一の実施例の製造工程を示す断面図、第３図は本
発明の第２の実施例を示す構造及び製造工程を示す断面
図、第４図は本発明の第３の実施例を示し、第４図（ａ
）は平面図、第４図（ｂ）及び第４図（Ｑ）は断面図、
第５図は本発明の第４の実施例の製造工程及び構造を示
す断面図である。 １・・・ゲート配線、２・・・シグナル配線、４・・・
ゲート配線及びシグナル配線との間のＩＴＯ膜、４・・
・導ｌ！膜あるいは半導体に酸素を供給させるＩＴＯ膜
、７・・・ＩＴＯと導電膜あるいは半導体膜との反応に
より形成された酸化物、１１・・・絶縁基板。 第１図 （ａ） （ｂ） 第 図 （ａ） （ｂ） （Ｃ） 第 図 （ａ） （ｂ） （ｅ） 第 図 （ｂ） （Ｃ） 第 図 （ａ） ｔ （ｂ）
Claims (9)
- １．第１導体上に第１の導体とインジウムスズ酸化物（
ＩＴＯ）と界面反応で形成された酸化物、前記酸化物上
に前記界面反応を起こすＩＴＯを積層した構造を有する
ことを特徴としたアクティブマトリクス基板。 - ２．請求項１のＩＴＯ上に堆積法により形成した絶縁物
、前記絶縁物上に第２の導体を積層した構造を有するこ
とを特徴とするアクティブマトリクス基板。 - ３．第１の半導体上に第１の半導体とＩＴＯとの界面反
応で形成された酸化物、前記酸化物上にＩＴＯが積層さ
れた構造を有することを特徴としたアクティブマトリク
ス基板。 - ４．請求項３のＩＴＯ上に、第１の導体あるいは第２の
半導体とＩＴＯとの界面反応で形成された酸化物、前記
酸化物上に第１の導体あるいは第２の半導体を積層した
構造を有することを特徴とする半導体素子。 - ５．請求項１乃至４において、導体としてＡｌ，Ｃｒ，
Ｍｏ，Ｔａ，シリコンと高融点金属とのシリサイド化合
物、前記半導体として多結晶あるいは非晶質シリコンを
用いたことを特徴としたアクティブマトリクス基板。 - ６．請求項１乃至４において、反応性酸化物を形成する
温度として３００℃から６００℃の間の温度の熱処理を
行う工程を含むことを特徴とした製造方法。 - ７．請求項１乃至４の酸化物を配線間の交差部の絶縁膜
として用いたことを特徴としたアクティブマトリクス基
板。 - ８．請求項３及び請求項４の酸化物を半導体素子のゲー
ト絶縁膜として用いたことを特徴とするアクティブマト
リクス基板。 - ９．第１の半導体上に第１の半導体とＩＴＯとの界面反
応で形成された酸化物、前記酸化物上にＩＴＯが積層さ
れた構造を有することを特徴とした半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63316376A JPH02162771A (ja) | 1988-12-16 | 1988-12-16 | アクテイブマトリクス基板及び製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63316376A JPH02162771A (ja) | 1988-12-16 | 1988-12-16 | アクテイブマトリクス基板及び製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02162771A true JPH02162771A (ja) | 1990-06-22 |
Family
ID=18076403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63316376A Pending JPH02162771A (ja) | 1988-12-16 | 1988-12-16 | アクテイブマトリクス基板及び製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02162771A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05241194A (ja) * | 1992-02-27 | 1993-09-21 | G T C:Kk | アクティブマトリックス液晶表示装置 |
-
1988
- 1988-12-16 JP JP63316376A patent/JPH02162771A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05241194A (ja) * | 1992-02-27 | 1993-09-21 | G T C:Kk | アクティブマトリックス液晶表示装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4905066A (en) | Thin-film transistor | |
| KR970009491B1 (ko) | 배선재료와 이를 이용한 전자장치 및 액정표시장치 | |
| KR910001872B1 (ko) | 반도체장치 | |
| US6362028B1 (en) | Method for fabricating TFT array and devices formed | |
| US5334544A (en) | Method of making thin film transistors | |
| KR19990023185A (ko) | 게이트 구조 및 그의 제조 방법, 박막 트랜지스터 구조 및 그의 제조 방법, 인버티드 트랜지스터 구조 | |
| JPH0715017A (ja) | 平板表示装置およびその製造方法 | |
| US5995174A (en) | Liquid crystal display apparatus with source/drain electrodes and pixel electrode formed by the same material | |
| JPH02162771A (ja) | アクテイブマトリクス基板及び製造方法 | |
| JPS6083373A (ja) | 薄膜トランジスタアレイとその製造方法 | |
| JP3195837B2 (ja) | 液晶表示装置およびその製造方法 | |
| JPH07122718B2 (ja) | 液晶表示装置 | |
| JP2585267B2 (ja) | 液晶表示装置 | |
| JP3083965B2 (ja) | アクティブマトリクス基板 | |
| US7006166B2 (en) | Liquid crystal display having a member for preventing electrical shorting | |
| JPH04240824A (ja) | 液晶表示装置用アレイ基板 | |
| JPH0797191B2 (ja) | アクティブマトリクスセルおよびその製作方法 | |
| JP3011210B2 (ja) | アクティブマトリックス基板の製造方法 | |
| JPH0685255A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH10133231A (ja) | 多層配線構造およびその製造方法と薄膜トランジスタアレイおよびその製造方法と液晶表示装置 | |
| JPH1172802A (ja) | アクティブ素子アレイ基板の製造方法 | |
| JPH0340511B2 (ja) | ||
| JPH04311066A (ja) | 半導体装置の製造方法 | |
| JPH05315329A (ja) | アルミニウム配線または電極の形成方法および薄膜トランジスタマトリックスの製造方法 | |
| JPS62297892A (ja) | 表示装置用駆動回路基板 |