JPH02157933A - 可変長データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、デリミタコード等の区切データで区分され
た可変長データを処理する処理装置に関する。

［発明の概要コ この発明は、上記のような処理装置において、記憶手段
内において処理対象となり得るレコード、あるいはワー
ドのアドレスのみを予め検索して記憶しておき、処理対
象として指定されたレコード、あるいはワード等に対し
て更新処理等を行う際は、上記記憶されたアドレスを調
べて可変長データを記憶する記憶手段内のレコードある
いはワードを直接検索できるようにすることにより、デ
ータ処理の迅速化を図ったものである。

［従来の技術］ 可変長データ形式でデータ処理を行う場合、処理された
可変長データは、ワード、レコード毎にワード用デリミ
タコード、レコード用デリミタコードにより区分されて
メモリ上にシーケンシャルに配列記憶される。そして、
このメモリ上に配列記憶れな可変長データ列に対して処
理を行うときは、メモリから上記可変長データ列を順次
読出してワード用デリミタコード、レコード用デリミタ
コードを検索することになる０例えば上記メモリ内の各
レコード内の２番目のワードを抽出して更新処理を行な
いたい場合には、まず上記メモリ内りレコード用デリミ
タコードを検索し、そのレコード用デリミタコードから
数えて１番目のワード用ワード用デリミタコードを検索
して２番目のワードを抽出する（なぜならば、２番目の
ワードは１番目のワードに続いて配列されているため）
。

そして、各レコード内の２番目のワードを抽出するため
には、上記検索処理を繰返し行なう必要があった。

［発明が解決しようとする課題］ この様に、従来においてはデリミタコード等の各種の区
切データで区分された可変長データ列に対して処理を行
、う場合は、その都度、上述したような検索処理が必要
となり、その処理に時間がかかるという問題があった。

そして、このことは各レコード内における処理対象のワ
ードが予め決まっている場合、例えば可変ワードは２番
目であり、その他は全て固定ワードであるような場合に
も全く同様であり、上記処理対象ワードに対する処理を
行う度に上述したような検索処理を行う必要があった。

この発明の課題は、区切データで区切られて記憶された
可変長データ列内の所望の可変長データに対する処理を
高速に行えるようにすることである。

［課題を解決するための手段］ この発明の手段は次の通りである。

記憶手段ａ（第１図の機能ブロック図を参照、以下同じ
）は、デリミタコード等の区切データで区切られた複数
の可変長データ（ワード等）を所定の順序で配列したブ
ロック（レコード等）を複数記憶する。

指定手段すは、記憶手段ａ内の処理対象の可変長データ
の各ブロック内での配列順位を指定する。

検索手段Ｃは、記憶手段ａの各ブロック内の指定された
配列順位の可変長データの先頭アドレスを区切データに
基づいて順次検索する。

アドレス記憶手段ｄは、検索手段Ｃにて検索された先頭
アドレスを順次記憶する。

アクセス制御手段ｅは、データ処理を行う際、上記アド
レス記憶手段内の先頭アドレスに基づいて上記記憶手段
内の処理対象の可変長データをアクセスする。

［作用コ この発明の手段の作用は次の通りである。

今、記憶手段ａには、複数のワードがデリミタコードで
区切られて所定の順序で配列されてなるレコードが複数
記憶されているものとする。そして、各レコード中の２
番目のワードのみが更新処理の対象となる変動ワードで
あり、他のワードは更新処理の対象、とならない固定ワ
ードであるなめ、指定手段すにより２番目を指定したと
する。

そうすると、検索手段Ｃは、記憶手段ａの各レコード内
の２番目のワードの先頭アドレスをデリミタコードに基
づいて順次検索する。

そして、アドレス記憶手段ｄは、検索手段Ｃにて検索さ
れた各レコード内の２番目のワードの先頭アドレスを順
次記憶していく。

この検索、記憶処理が完了し、各レコード内の２番目の
ワードに対して更新処理を行うときは、アクセス制御手
段ｅは、アドレス記憶手段ｄ内の先頭アドレスをサーチ
して、サーチした先頭アドレスに基づいて記憶手段ａ内
の更新対象の２番目のワードをアクセスする。

このように、先頭アドレスの検索、記憶処理、すなわち
、索引テーブル作成処理は、処理対象の可変長データに
ついてのみ行われるので、それら各処理の迅速化が図れ
、索引テーブルのサーチ処理も、サーチ対象のデータ量
が少ないので迅速に行える。

従って、区切データで区切られて記憶された可変長デー
タ列内の所望の可変長データに対する処理を高速に行え
る。

［実施例］ 以下、実施例を第２図ないし第４図を参照しながら説明
する。

構成 第２図は、実施例による可変長データ処理装置の概略ブ
ロック構成図である。

この可変長データ処理装置は、ＣＰＵ１の制御の下に、
ＲＯＭ２に予め格納されたプログラムに従って、可変長
データ形式でＲＡＭＢ上でファイル処理等の各種のデー
タ処理業務を行うものである。

可変長データは、データの区切りを示すデリミタコード
により区切られてＲＡＭＢ上に記憶される。このデリミ
タコードとしては、第３図（ａ）にシンボルで示した“
２°°、″“（°　　　“ツ”の３種類があり、“２”
はファイルエンド、１Ｎ＋１はレコードスター・ト、“
°う°はワードエンドを示している。なお、図中の°゛
ｄ”は各ワードの内容を示すデータである。なお、ＣＰ
ＵＩの処理単位は２バイトであり、これに対応して各デ
ータｄ、及び、各デリミタコードは２バイトで構成され
、ＲＡＭ３のアドレスも２バイト単位で番地付けされて
いる。

上記の各種のデータ処理業務を行うに際し、制御回路４
は各可変長データの識別処理や、ファイルを高速アクセ
スするためのアドレス索引テーブル作成処理を行う、こ
のアドレス索引テーブル作成処理は、処理対象として指
定されたワードに関してのみ行われ、作成されたアドレ
ス索引テーブルはＲＡＭＢ上に格納される。その際、制
御回路４は、命令コード・レジスタＩＲ１命令デコーダ
ＤＥＣ、アドレス発生回路５、リードバッファＢＵ、デ
リミタ検出回路６、指定フィールド・レジスタＮ、カウ
ンタＣＮＴ、比較回ｉｃＭＰ、アドレスラッチ回路７、
デリミタ種設定レジスタＤＲを活用する。

命令コード・レジスタＩＲは、ＣＰＵ１から選択的に供
給されたマクロ命令コードを一時的に記憶するレジスタ
であり、この命令コード・レジスタＩＲ内のマクロ命令
コードは、命令デコーダＤＥＣに供給されて解析される
。そして、制御回路４は、その解析結果に応じて、各種
の制御信号を生成し、上記のような制御を行う。

また、アドレス発生回路５は、＄Ｉ■御回路４から出力
されるリード／ライト信号Ｓ１に基づいて、順次、リー
ドアドレス・レジスタＲＡ、ライトアドレス・レジスタ
ＷＡ上で、各々リードアドレス、ライトアドレスを生成
する。これらリードアドレス、ライトアドレスは、アド
レスバスＡＢを介して供給される。この場合、供給され
たリードアドレス位置の可変長データ、或いはデリミタ
コードがＲＡＭ３から読出され、データバスＤＢを介し
てリードバッファＢｕにセットされる。そして、デリミ
タ検出回路６は、リードバッファＢｕにセットされたデ
ータの中から、デリミタ種設定レジスタＤＲにセットさ
れた種類のデリミタコードを検出して、デリミタ種別信
号を制御回路４に出力する。この際、検出されたデリミ
タコードの種別がレコードスタート等であるときは、制
御回路４は、ラッチ信号Ｓ２を出力する。

指定フィールド・レジスタＮには、指定された配列順位
より“１”だけ少ない数値がセットされる０例えば、各
レコードの２番目のフィールドのワードが処理対象とし
て指定されたときは、指定フィールド・レジスタＮには
、°゛１°“がセットされる。

カウンタＣＮＴは、レコードスタートを示すデリミタコ
ード゛°（”、及びワードエンドを示すデリミタコード
“う”がＲＡＭ３から読出された場合にのみ、“１゛だ
けカウントアツプし、データｄが読出されたときはカウ
ントアツプしない、なお、カウンタＣＮＴは、レコード
スタートを示すデリミタコード°“（”が検出されるご
とにリセットされる。

比較回路ＣＭＰは、指定フィール・ド・レジスタＮとカ
ウンタＣＮＴの内容を比較し、一致しなときは一致信号
Ｓ３を制御回路４に出力する。この一致信号Ｓ３に基づ
いて制御回路４は、ラッチ信号Ｓ２をアドレスラッチ回
路７に出力する。

アドレスラッチ回路７は、ラッチ信号Ｓ２に基づいて、
その時点でのアドレスバスＡＢ上のリードアドレスをラ
ッチして、次のライト信号Ｗの出力時に、ラッチに係る
リードアドレスを°゛１“だけインクリメントしてデー
タバスＤＢに出力する。

この°゛１”だけインクリメントされたリードアドレス
は、上記ライト信号Ｗに基づいてアドレスバスＡＢに出
力されているＲＡＭＢ上のライトアドレス位置に書込ま
れる。

肱作 次に第３図および第４図を参照しながら実施例の動作を
具体的に説明する。

今、ＲＡＭ３の“０”番地から格納された第３図（ａ）
に示したファイルに関し、指定フィールドタグテーブル
作成処理が指示され、各レコードの２番目のフィールド
のワードが、処理対象として指定されなも・のとする。

この場合、ＣＰＵ１の制御の下に、指示された°°指定
フィールドタグテーブル作成処理”に対応するマクロ命
令コードが命令コード・レジスタＴＲにセットされる。

また、アドレス発生回路５のリードアドレス・レジスタ
ＲＡ、ライトアドレス・レジスタＷＡには、それぞれ、
初期値として、“０”１００”がセットされる（第４図
゛口″“ハ”参照）、また、指定フィールド・レジスタ
Ｎには、初期値として、１（指定された２番目−１＝１
）がセットされる。さらに、デリミタ種設定し′ジスタ
ＤＲには、ファイルエンド、レコードスタート、ワード
エンドの各デリミタコードがセットされる。そして、Ｃ
ＰＵＩは、起動信号ｓ４を制御回路４に出力する。

そうすると、命令コード・レジスタＩＲにセットされた
上記マクロ命令コードは命令デコーダＤＥＣにより解析
され、その解析結果が、制御回路４に通知される。

そこで、制御回路４は、先ず、ＣＰＵ１からのクロック
信号に基づいて第４図に示した“イ″のようなリード／
ライト信号Ｓ１を生成して、アドレス発生回路５に出力
し続ける。そうすると、アドレス発生回路５は、先ず、
リード／ライト信号Ｓ１の最初のリード信号Ｒによりリ
ードアドレス・レジスタＲＡ内のリードアドレスの初期
値“０”をアドレスバスＡＢに出力し、その後、上記最
初のリード信号Ｒの出力期間中に、このリードアドレス
を°゛１”だけインクリメントし１゛にする。

この場合、出力された上記リードアドレス“′０”に基
づいて、ＲＡＭＢ内の“０″゛番地のデーラダ′（”、
すなわち、レコードスタートを示すデリミタコードが読
出され、リードバッーファＢｕにセットされる（第４図
“二”参照）、そこで、デリミタ検出回路６は、デリミ
タ種レジスタＤＲを参照して、レコードスタートを示す
デリミタコードを検出し、対応するデリミタ種別信号を
制御回路４に出力する。

制御回路４は、検出されたデリミクコードがレコードス
タートを示すものであるので、ラッチ信号をアドレスラ
ッチ回路７に出力して、上記リードアドレス°′０”を
ラッチさせると共に（第４図“ホ”参照）、カウンタＣ
ＮＴをリセットしく第４図゛“へパ参照）、その後、比
較回路ＣＭＰに対して、比較処理を指令する。この場合
、カウンタＣＮＴの内容である“０パは、指定フィール
ドレジスタＮにセットされな“１″と一致しないので、
比較回路ＣＭＰは制御回路４に一致信号Ｓ３を出力しな
いが、読出されたデータがレコードスタート用のデリミ
タコードであるので、制御回路４は、上記のようにその
レコードスタート用のデリミタコードのアドレス°゛０
゛°をラッチさせる。そして、制御回路４は、比較処理
の結果を受理した後、カウンタＣＮＴの内容を１”だけ
カウントアツプさせ、“１”とする。

次のライト信号Ｗの出力時には、アドレス発生回路５は
、ライトアドレス・レジスタＷＡ内のうイトアドレスの
初期値“１００　”をアドレスバスＡＢに出力する。ま
た、アドレスラッチ回路７は、現在ラッチしているアド
レス゛°０”を１”だけインクリメントして“１”にし
、そのアドレス“°１°°をデータバスＤＢに出力する
。そうすると、ＲＡＭ３の１００番地にデータバスＤＢ
からのアドレス°゛１”、すなわち、レコード先頭ワー
ドの先頭アドレスが書込まれる（第３図（ｂ）参照）。

また、アドレス発生回路５は、この書込みが終了した後
、上記ライト信号Ｗの出力期間中に、ライトアドレス・
レジスタＷＡ内のライトアドレスを１”だけインクリメ
ントし°°１０１°′とする。

第４図に示したように、デリミタコード以外のデータＡ
、Ｂ等が読出されたときは、一応、リードバッファＢｕ
に格納され、リードアドレス・レジスタＲＡ内のリード
アドレスも更新されるが、デリミタ検出回路６によりデ
リミタコードが検出されないので、ラッチ処理、カウン
タＣＮＴのカウントアツプ処理、比較処理等は行われな
い、また、デリミタコード以外のデータＡ、Ｂ等は、Ｒ
ＡＭ３に書込まれず廃棄される。さらに、書込みが行わ
れなかっなときは、ライトアドレスも更新されない。

次に、第４図・°°ト”に示したワードエンド用のデリ
ミタ“”が読出されたときは、それがデリミタ検出回路
６により検出されるので、制御回路４の制御の下に、比
較回路ＣＭＰによりカウンタＣＮＴの内容と指定フィー
ルドレジスタＮの内容の比較が行われ、この場合両者と
も°゛１”であり一致するので、比較回路ＣＭＰから一
致信号Ｓ３が出力される。この一致信号Ｓ３に応答して
、制御回路４はアドレスラッチ回路７に、アドレスバス
ＡＢ上の現在のリードアドレス“３”をラッチさせる（
第４図“°チ°゛参照）、そして、次のライト信号Ｗの
出力時に、上記リードアドレス°“３”は４”に更新さ
れ、更新されたリードアドレス°゛４”は、そのときの
アドレスバスＡＢ上のライトアドレス”　１０１　”に
基づいて、ＲＡＭ３の１０１”番地に書込まれる。

次のデータＣ，Ｄが読出されたときは、これらはデリミ
タコードではないので、上記データＡ、Ｂが読出された
ときと全く同様の処理を行う。

次に、第４図“す”に示したワードエンド用のデリミタ
“゛が読出されたときは、上記°′ト“の場合と同様に
、それがデリミタ検出回路６により検出されるので、制
御回路４の制御の下に、比較回路ＣＭＰによりカウンタ
ＣＮＴの内容と指定フィールドレジスタＮの内容の比較
が行われる。

しかし、この場合は上記“ト”の場合と異なり、カウン
タＣＮＴの内容は２”であり、指定フィールドレジスタ
Ｎの内容“１”と一致しないので、比較回路ＣＭＰから
一致信号Ｓ３が出力されない。

このように、一致信号Ｓ３が出力されないので、＄１ｆ
御回路４は、アドレスラッチ回路７に、アドレスバスＡ
Ｂ上の現在のリードアドレス“６゛°をラッチさせるこ
となく、カウンタＣＮＴの内容を“１°°だけカウント
アツプさせ、“３”とする。

従って、次のライト信号Ｗの出力時に、上記リードアド
レス“６”が７”に更新されて、このアドレス“７”、
即ち上記“す°′に示したワードエンド用のデリミタ“
の次のワード゛ＥＦ”の先頭アドレスがテーブルに書込
まれることはない。

すなわち、レコード先頭ワードを例外として、指定され
た２番目のワード以外の３番目、４番目等のワードに関
しては、その先頭アドレスはテーブルに書込まれない。

この様にして、レコード先頭ワードの先頭アドレスと、
指定された２番目のワードの先頭アドレスとがＲＡＭの
１００番地から順次書込まれていき、第３図（ｂ）に示
したようなアドレステーブルが作成される。

なお、この発明は、上述の実施例に限定されることなく
、例えば、キーコードの異なるレコードが所定の順序で
配列されてなるブロックが複数存在する場合には、その
ブロック内での処理対象のレコードの配列順位を指定し
て、処理対象のレコードだけに関する索引テーブルを作
成することも可能である。

［発明の効果コ この発明によれば、ブロック内の所望の可変長データの
みを索引化するので、索引の作成処理、その索引に基づ
くアクセスを迅速に行うことができる。従って、指定さ
れたブロック内の可変長データに対するデータ処理を高
速に行うことができ、業務処理の効率化を図ることが可
能となる。

【図面の簡単な説明】

第１図は本発明の機能ブロック図、第２図は実施例のブ
ロック構成図、第３図、第４図は実施例の動作を具体的
に説明するための図である。 １・・・ＣＰＵ、２・・・ＲＯＭ、３・・・ＲＡＭ１．
４・・・制御回路、５−・・アドレス発生回路、６・・
・デリミタ検出回路、７・・・アドレスラッチ回路、Ｃ
ＮＴ・・・カウンタ、Ｎ−・指定フィールド・レジスタ
、ＣＭＰ・・・比較回路。

Claims (1)

1. 【特許請求の範囲】 区切データで区切られた複数の可変長データを所定の順
   序で配列したブロックを複数記憶する記憶手段と、 この記憶手段内の処理対象の可変長データの各ブロック
   内での配列順位を指定する指定手段と、上記記憶手段の
   各ブロック内の指定された配列順位の可変長データの先
   頭アドレスを区切データに基づいて順次検索する検索手
   段と、 この検索手段にて検索された先頭アドレスを順次記憶す
   るアドレス記憶手段と、 データ処理を行う際、上記アドレス記憶手段内の先頭ア
   ドレスに基づいて上記記憶手段内の処理対象の可変長デ
   ータをアクセスするアクセス制御手段と、 を備えたことを特徴とする可変長データ処理装置。