JPH02157924A - アナログデジタル変換装置 - Google Patents
アナログデジタル変換装置Info
- Publication number
- JPH02157924A JPH02157924A JP31155688A JP31155688A JPH02157924A JP H02157924 A JPH02157924 A JP H02157924A JP 31155688 A JP31155688 A JP 31155688A JP 31155688 A JP31155688 A JP 31155688A JP H02157924 A JPH02157924 A JP H02157924A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- data
- circuit
- analog
- digital signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 5
- 230000015654 memory Effects 0.000 claims description 14
- 238000005070 sampling Methods 0.000 abstract description 5
- 238000012544 monitoring process Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
第４図は、従来のアナログデジタル変換装置（以下＾／
Ｄ変換装置と称する）を示す構成図であり１図において
（１）はアナログ人力信号を取り扱いやすいレベルまで
増幅し、また外来ノイズの除去を行うバッファ回路、
（２）はバッファ回路（１）のアナログ信号をデジタル
信号に変換するＡ／Ｄ回路、（３）は＾／Ｄ回路（２）
のデジタル信号データを安定したレベルで保持するレジ
スタである。第５図はアナログ入力信号とレジスタ（３
）のデジタル信号出力の信号レベルを比較したものであ
る。
Ｄ変換装置と称する）を示す構成図であり１図において
（１）はアナログ人力信号を取り扱いやすいレベルまで
増幅し、また外来ノイズの除去を行うバッファ回路、
（２）はバッファ回路（１）のアナログ信号をデジタル
信号に変換するＡ／Ｄ回路、（３）は＾／Ｄ回路（２）
のデジタル信号データを安定したレベルで保持するレジ
スタである。第５図はアナログ入力信号とレジスタ（３
）のデジタル信号出力の信号レベルを比較したものであ
る。
次に動作について説明する。
アナログ入力信号をバッファ回路（１）で受けて外来ノ
イズの除去及び適切なレベルに信号増幅しＡ／Ｄ回路（
２）へ出力する。次いでＡ／Ｄ回路（２）によってバッ
ファ回路（１）のアナログ信号をデジタル信号に変換し
、レジスタ（３）でサンプリング周期に応じてＡ／Ｄ回
路（３）のデジタル信号データを保持し出力する。
イズの除去及び適切なレベルに信号増幅しＡ／Ｄ回路（
２）へ出力する。次いでＡ／Ｄ回路（２）によってバッ
ファ回路（１）のアナログ信号をデジタル信号に変換し
、レジスタ（３）でサンプリング周期に応じてＡ／Ｄ回
路（３）のデジタル信号データを保持し出力する。
従来の＾／Ｄ変換装置は以上のように構成されてイルノ
でバッファ回路（１）及び＾／Ｄ回路（２）のオフセッ
ト電圧（以下オフセット量と称す）や温度ドリフト電圧
（以下ドリフト殴と称す）の影響によりアナログ入力信
号の真値がデジタル信号として得られないという問題点
があった。
でバッファ回路（１）及び＾／Ｄ回路（２）のオフセッ
ト電圧（以下オフセット量と称す）や温度ドリフト電圧
（以下ドリフト殴と称す）の影響によりアナログ入力信
号の真値がデジタル信号として得られないという問題点
があった。
この発明はｔ記のような問題点を解消するためになされ
たもので、アナログ信号をデジタル信号に変換する際に
バッファ回路（１）及びＡ／Ｄ回路（２）のオフセット
量とドリフト量をキャンセルし、環境の変化に対しても
常に真値をデジタル信号に変換できるＡ／Ｄ変換装置を
得ることを目的とする。
たもので、アナログ信号をデジタル信号に変換する際に
バッファ回路（１）及びＡ／Ｄ回路（２）のオフセット
量とドリフト量をキャンセルし、環境の変化に対しても
常に真値をデジタル信号に変換できるＡ／Ｄ変換装置を
得ることを目的とする。
この発明に係る＾／Ｄ変換装置は、バッファ回路と＾／
Ｄ回路のオフセット量とドリフト量を含んだアナログ入
力信号とオフセット量とドリフト量のみの信号グランド
ラインデータとを各々別々にデジタル変換し、デジタル
変換された信号グランドラインデータに関しては＾Ｃ成
分を除去するために移動平均処理を行い、双方のデータ
を減算するようにしたものである。
Ｄ回路のオフセット量とドリフト量を含んだアナログ入
力信号とオフセット量とドリフト量のみの信号グランド
ラインデータとを各々別々にデジタル変換し、デジタル
変換された信号グランドラインデータに関しては＾Ｃ成
分を除去するために移動平均処理を行い、双方のデータ
を減算するようにしたものである。
この発明においては、バッファ回路の前段とＡ／Ｄ回路
の後段にそれぞれ連動して作動する切換回路を設け、デ
ータサンプリング時にアナログ入力信号と、信号グラン
ドとを切り換えることによりバッファ回路、 Ａ／Ｄ回
路のオフセット量とドリフト量の両方を含んだアナログ
入力信号と、バッファ回路、Ａ／Ｄ回路のオフセット）
ｔとドリフト量のみの２種類のデジタル信号が得られる
。更にバッファ回路、 Ａ／Ｄ回路のオフセット量とド
リフト■のみを持つ信号グランドのデジタル信号データ
を移動平均処理することで信号グランドラインのＡＣ成
分が抑圧されたデジタル信号データが得られる。以上の
ようにして得られたアナログ入力信号データと信号グラ
ンドデータの２種類のデジタル信号データを減算して出
力すれば、オフセット量とドリフト川が排除された真値
のデジタル信号が得られる。
の後段にそれぞれ連動して作動する切換回路を設け、デ
ータサンプリング時にアナログ入力信号と、信号グラン
ドとを切り換えることによりバッファ回路、 Ａ／Ｄ回
路のオフセット量とドリフト量の両方を含んだアナログ
入力信号と、バッファ回路、Ａ／Ｄ回路のオフセット）
ｔとドリフト量のみの２種類のデジタル信号が得られる
。更にバッファ回路、 Ａ／Ｄ回路のオフセット量とド
リフト■のみを持つ信号グランドのデジタル信号データ
を移動平均処理することで信号グランドラインのＡＣ成
分が抑圧されたデジタル信号データが得られる。以上の
ようにして得られたアナログ入力信号データと信号グラ
ンドデータの２種類のデジタル信号データを減算して出
力すれば、オフセット量とドリフト川が排除された真値
のデジタル信号が得られる。
以下、この発明の一実施例を図について説明する。第１
図において（４）はアナログ人力信号ラインと信号グラ
ンドラインを切り換える第１の切換回路、（５）は第１
の切換回路（４）と連動して作動しＡ／Ｄ回路（２）の
出力ラインを切り換える第２の切換回路、（６）は第１
の切換回路（４）をアナログ入力信号ラインに切り換え
たときのデジタル信号データを保持する第１のレジスタ
、（７）は第１の切換回路（４）を信号グランドライン
に切り換えたときのデジタル信号データを逐次記憶領域
内に取り込んでシフトし、最古データは順次産出される
ファーストイン・ファーストアウト・メモリ （以下Ｆ
ＩＦＯメモリと称す）（８）は、ＦＩＦＯメモリ（７）
に記憶されたｎ個のデータを加算し出力する加算器、（
９）は加算器の出力データをＦＩＦＯメモリ （７）の
データ数ｎで割算した値を出力する割算器、、（１０）
は割算器（９）の出力データを保持する第２のレジスタ
、 （１１）は第１のレジスタ（６）のデジタル信号デ
ータから、第２のレジスタ（１０）のデジタル信号デー
タを減算し出力する減算器である。
図において（４）はアナログ人力信号ラインと信号グラ
ンドラインを切り換える第１の切換回路、（５）は第１
の切換回路（４）と連動して作動しＡ／Ｄ回路（２）の
出力ラインを切り換える第２の切換回路、（６）は第１
の切換回路（４）をアナログ入力信号ラインに切り換え
たときのデジタル信号データを保持する第１のレジスタ
、（７）は第１の切換回路（４）を信号グランドライン
に切り換えたときのデジタル信号データを逐次記憶領域
内に取り込んでシフトし、最古データは順次産出される
ファーストイン・ファーストアウト・メモリ （以下Ｆ
ＩＦＯメモリと称す）（８）は、ＦＩＦＯメモリ（７）
に記憶されたｎ個のデータを加算し出力する加算器、（
９）は加算器の出力データをＦＩＦＯメモリ （７）の
データ数ｎで割算した値を出力する割算器、、（１０）
は割算器（９）の出力データを保持する第２のレジスタ
、 （１１）は第１のレジスタ（６）のデジタル信号デ
ータから、第２のレジスタ（１０）のデジタル信号デー
タを減算し出力する減算器である。
次に動作について説明する。第１の切換回路（４）をア
ナログ入力信号ラインに切り換えてアナログ入力信号を
バッファ回路（１）を経由し、 Ａ／Ｄ回路（２）によ
りデジタル信号に変換する。 このときｍ２の切換回路
（５）は第１のレジスタ（６）のラインに切り換わるの
で前記デジタル信号は第１のレジスタ（６）に保持され
る。なお、第１のレジスタ（６）に保持されているデジ
タル信号はアナログ入力信号にバッファ回路（Ｊ）及び
＾／Ｄ回路（２）のオフセット量とドリフトｉ）を加え
たものである。
ナログ入力信号ラインに切り換えてアナログ入力信号を
バッファ回路（１）を経由し、 Ａ／Ｄ回路（２）によ
りデジタル信号に変換する。 このときｍ２の切換回路
（５）は第１のレジスタ（６）のラインに切り換わるの
で前記デジタル信号は第１のレジスタ（６）に保持され
る。なお、第１のレジスタ（６）に保持されているデジ
タル信号はアナログ入力信号にバッファ回路（Ｊ）及び
＾／Ｄ回路（２）のオフセット量とドリフトｉ）を加え
たものである。
次に第１の切換回路（４）を信号グランドラインに切り
換える。バッファ回路（り及びＡ／Ｄ回路（２）にはグ
ランドレベルのアナログ信号が入力されるので＾／Ｄ回
路（２）で変換されたデジタル信号にはバッファ回路（
１）及び＾／Ｄ回路（２）のオフセラ＋−ｇとドリフト
量のみのデジタル信号とグランドラインの＾Ｃ成分のデ
ジタル信号が現れる。このとき第２の切換回路（５）は
ＦＩＦＯメモリ（７）のラインに切り換わるので前記デ
ジタル信号はＦＩＦＯメモリ（７）に順次記憶されてゆ
く。ＦＩＦＯメモリ（７）は第２図に示すように、入力
データがｎ個の記憶領域内をサンプリング周期に応じて
シフトするシフトレジスタであるので記憶されたデータ
は次々に更新されるこのＦＩＦＯメモリ（７）で記憶さ
れたｎ個のデータを加算器（８）で加算し、加算された
データを割算器（９）に入れてＦＩＦＯメモリ（７）の
記憶数ｎで割算することにより信号グランドラインのデ
ジタル信号データが平均値処理したデータに変換されて
、第２のレジスタ（ｌＯ）に保持される。第１のレジス
タ（６）に保持されたデジタル信号データから第２のレ
ジスタ（ｌＯ）に保持されたデジタル信号データを減算
器（１１）により減算し出力することにより、第３図に
示すようにバッファ回路（１）及びＡ／Ｄ回路（２）の
オフセット量とドリフト量が移動平均されて、排除され
るため、アナログ入力信号レベルと＾／Ｄ変換したデジ
タル信号レベルが一致することになる。
換える。バッファ回路（り及びＡ／Ｄ回路（２）にはグ
ランドレベルのアナログ信号が入力されるので＾／Ｄ回
路（２）で変換されたデジタル信号にはバッファ回路（
１）及び＾／Ｄ回路（２）のオフセラ＋−ｇとドリフト
量のみのデジタル信号とグランドラインの＾Ｃ成分のデ
ジタル信号が現れる。このとき第２の切換回路（５）は
ＦＩＦＯメモリ（７）のラインに切り換わるので前記デ
ジタル信号はＦＩＦＯメモリ（７）に順次記憶されてゆ
く。ＦＩＦＯメモリ（７）は第２図に示すように、入力
データがｎ個の記憶領域内をサンプリング周期に応じて
シフトするシフトレジスタであるので記憶されたデータ
は次々に更新されるこのＦＩＦＯメモリ（７）で記憶さ
れたｎ個のデータを加算器（８）で加算し、加算された
データを割算器（９）に入れてＦＩＦＯメモリ（７）の
記憶数ｎで割算することにより信号グランドラインのデ
ジタル信号データが平均値処理したデータに変換されて
、第２のレジスタ（ｌＯ）に保持される。第１のレジス
タ（６）に保持されたデジタル信号データから第２のレ
ジスタ（ｌＯ）に保持されたデジタル信号データを減算
器（１１）により減算し出力することにより、第３図に
示すようにバッファ回路（１）及びＡ／Ｄ回路（２）の
オフセット量とドリフト量が移動平均されて、排除され
るため、アナログ入力信号レベルと＾／Ｄ変換したデジ
タル信号レベルが一致することになる。
以ヒのようにこの発明によれば、アナログ入力信号をサ
ンプリングし＾／Ｄ変換するごとにオフセット量とドリ
フト川を監視し、排除できるように構成したもので、外
来ノイズの混入による信号グランドラインの突発的なデ
ータ値の変化に対しても平均処理数を増すことで信頼で
きる安定したデータを得ることができるので環境の変化
に影響することがない。そのため高性能部品を必要とせ
ず温度コントロール回路等の補助回路や外来ノイズを阻
１ｈするためのシールド材も付加する必要がないので装
置が安価にでき、また、精度の高いものが得られる効果
がある。
ンプリングし＾／Ｄ変換するごとにオフセット量とドリ
フト川を監視し、排除できるように構成したもので、外
来ノイズの混入による信号グランドラインの突発的なデ
ータ値の変化に対しても平均処理数を増すことで信頼で
きる安定したデータを得ることができるので環境の変化
に影響することがない。そのため高性能部品を必要とせ
ず温度コントロール回路等の補助回路や外来ノイズを阻
１ｈするためのシールド材も付加する必要がないので装
置が安価にでき、また、精度の高いものが得られる効果
がある。
第１図はこの発明の一実施例による＾〆Ｄ変換装置の構
成図、第２図はＦＩＦＯメモリの説明図、第３図はこの
発明におけるＡ／Ｄ変換装置の入出力特性を示した図、
第４図は従来のＡ／Ｄ変換装置の構成図、第５図は従来
のＡ／Ｄ変換装置の人出力特性を示した図である。 図中、（１）はバッファ回路、（２）はＡ／Ｄ回路、（
３）はレジスタ、（４）は第１の切換回路、（５）は第
２の切換回路、（６）は第１のレジスタ、（７）はＦＩ
ＦＯメモリ、＜８）は加算器、（９）は割算器、 （１
０）は第２のレジスタ（１１）は減算器である。 なお１図中同一あるいは相当部分には同一符号を付して
示しである。 第２図
成図、第２図はＦＩＦＯメモリの説明図、第３図はこの
発明におけるＡ／Ｄ変換装置の入出力特性を示した図、
第４図は従来のＡ／Ｄ変換装置の構成図、第５図は従来
のＡ／Ｄ変換装置の人出力特性を示した図である。 図中、（１）はバッファ回路、（２）はＡ／Ｄ回路、（
３）はレジスタ、（４）は第１の切換回路、（５）は第
２の切換回路、（６）は第１のレジスタ、（７）はＦＩ
ＦＯメモリ、＜８）は加算器、（９）は割算器、 （１
０）は第２のレジスタ（１１）は減算器である。 なお１図中同一あるいは相当部分には同一符号を付して
示しである。 第２図
Claims (1)
- アナログ信号をデジタル信号に変換するアナログデジタ
ル変換装置において、アナログ入力信号とその信号グラ
ンドとを切換える第１の切換回路と、アナログデジタル
変換されたデジタル信号を上記第１の切換回路と連動し
て切換える第２の切換回路と、上記第１の切換回路でア
ナログ信号側に切換えたときのアナログデジタル変換し
たデジタル信号を取り込む第１のレジスタと、上記第１
の切換回路で信号グランド側に切換えたときのアナログ
デジタル変換したデジタル信号を記憶するファーストイ
ン・ファーストアウト・メモリと、上記ファーストイン
・ファーストアウト・メモリで記憶された数個のデジタ
ル信号データを加算する加算器と、上記加算器の加算出
力信号データをファーストイン・ファーストアウト・メ
モリの記憶値で割算する割算器と、上記割算器の出力信
号データを取り込む第２のレジスタと、上記第１のレジ
スタのデジタル信号から上記第２のレジスタのデジタル
信号を減算する減算器とを備えたことを特徴とするアナ
ログデジタル変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31155688A JPH02157924A (ja) | 1988-12-09 | 1988-12-09 | アナログデジタル変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31155688A JPH02157924A (ja) | 1988-12-09 | 1988-12-09 | アナログデジタル変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02157924A true JPH02157924A (ja) | 1990-06-18 |
Family
ID=18018655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31155688A Pending JPH02157924A (ja) | 1988-12-09 | 1988-12-09 | アナログデジタル変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02157924A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005117146A (ja) * | 2003-10-03 | 2005-04-28 | Hitachi Kokusai Electric Inc | 変調器 |
-
1988
- 1988-12-09 JP JP31155688A patent/JPH02157924A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005117146A (ja) * | 2003-10-03 | 2005-04-28 | Hitachi Kokusai Electric Inc | 変調器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0329381B1 (en) | Sampled data subsampling apparatus | |
| EP0007729B1 (en) | Low pass digital averaging filter and method of recovering a low frequency component of a composite analog waveform | |
| KR0185594B1 (ko) | 샘플링 레이트 변환 장치 | |
| JPH02157924A (ja) | アナログデジタル変換装置 | |
| US4355367A (en) | Waveform synthesizer arrangement | |
| JP2002152043A (ja) | シグマデルタ形ａｄ変換装置 | |
| JPH0254972B2 (ja) | ||
| JPH0145254B2 (ja) | ||
| JPS60197016A (ja) | アナログ・デジタル変換回路装置 | |
| EP0546537B1 (en) | Electronic device for the automatic conversion of sampled frequencies | |
| JPH01269297A (ja) | 標本化周波数変換装置 | |
| JP2556723B2 (ja) | 量子化器 | |
| JPH0341826A (ja) | Ａ／ｄ、ｄ／ａ変換装置 | |
| JPH0446016B2 (ja) | ||
| JP3254665B2 (ja) | センサ信号処理回路 | |
| JPH0710411Y2 (ja) | 信号発生器 | |
| JPH11282652A (ja) | くし形フィルターの微分器 | |
| JP4690514B2 (ja) | 電力測定装置 | |
| JPS63108818A (ja) | Ｄ／ａ変換装置 | |
| SU1737751A1 (ru) | Цифровой апертурный корректор | |
| JP3355556B2 (ja) | Ａ／ｄ変換回路 | |
| JPH0568912B2 (ja) | ||
| JPH08228153A (ja) | Ｄａコンバータ | |
| JPH0983363A (ja) | Ａ／ｄ変換回路 | |
| JPH04207714A (ja) | Ａ／ｄ変換処理装置およびその方法 |