JPH02137365A - ゲートアレイ半導体装置 - Google Patents

ゲートアレイ半導体装置

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JPH02137365A
JPH02137365A JP63292120A JP29212088A JPH02137365A JP H02137365 A JPH02137365 A JP H02137365A JP 63292120 A JP63292120 A JP 63292120A JP 29212088 A JP29212088 A JP 29212088A JP H02137365 A JPH02137365 A JP H02137365A
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JP
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chip
cell array
chips
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JP63292120A
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Toru Kume
徹 久米
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NEC Corp
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NEC Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、ゲートアレイ半導体装置に間し、特に、入出
力回路と内部論理回路とを別々のチップで構成したゲー
トアレイ半導体装置に関する。
［従来の技術］ 従来、この種のゲートアレイ半導体装置は、外部との信
号の人、出力を行なう入出力回路と論理回路を構成する
内部回路とを同一の半導体チップ上に形成していた。第
６図および第７図にこの種半導体装置の従来例の平面図
を示す。第６図は、チップ内に比較的多くの基本セルを
搭載した例であり、第７図は、基本セルが少ない場合の
例を示している。これらの図に示されるように半導体チ
ップ６１５の周辺部にはポンディングパッド６０４とと
もに入出力セル６０７が形成されており、このセルを用
いて入出力回路が構成され、また、チップの内部には基
本セル６１０が形成されており、必要な論理回路はこの
セルを用いて構成されている。
［発明が解決しようとする問題点］ 上述した従来のゲートアレイ半導体装置は、同一半導体
チップ上に論理を構成するための基本セルと外部との信
号の入、出力を行なうための人出カセルとが形成されて
いるので、チップサイズに対して内部の集積度が制限さ
れるか、同一集積度ではチップサイズが増加するという
欠点がある。
更に、周辺セルと内部セルの電源を分離する場合には、
電源配線のために面積が消費されるのでチップ面積を増
加させる必要がある。これを避け、集積密度を上げる為
に共通電源線を使用する場合には、入出力信号のレベル
を共通電源電圧の範囲内としなければならないので、設
計上の自由度が制限を受ける。その上、電源線が共通で
あるために出力バッファの動作ノイズが内部セルに伝わ
って誤動作を起こす可能性が生じる。
また、基本セル使用数が少なく、外部端子数が多い品種
では、第７図に示すように、チップサイズを大きくする
とともに素子の配置されない部分（図中６２０）が大き
くなり、チップコストを増加させるという欠点がある。
この場合、必然的に配線長が長くなる為、配線寄生容量
が増大し、高速化のさまたげになるという欠点がある。
逆に、外部端子数が少なく、かつ、内部回路の規模が大
きい場合に第６図に示されたチップを用いると、使用さ
れない入出力セルが多くなり、チップ上の素子が有効に
使用されないことになる。
［問題点を解決するための手段］ 本発明のゲートアレイ半導体装置は、必要な論理回路を
構成するための基本セルとポンディングパッド（または
バンプ）のみを有する半導体チップと、入出力回路を構
成するための入出力セルとポンディングパッド（または
バンブ）のみからなる１ないし複数個の半導体チップと
を同一パッケージ上に搭載し、両種のチップ間の接続は
パッケージ上で行うようにしたものである。
［実施例］ 次に、本発明の実施例について図面を参照して説明する
。
第１図は、本発明の一実施例を示す平面図である。同図
において、パッケージ本体１０１上に形成されたリード
電極パターン１０２は、パッケージに設けられた外部端
子に接続されている。パッケージ本体１０１の中央には
基本セルアレイチップ１０９が、また、チップ１０９の
周囲には４個の入出力セルアレイチップ１０８が搭載さ
れている。基本セルアレイチップ１０９においては、基
本セル１１０を用いて必要な論理回路（内部回路）が形
成されており、また、入出力セルアレイチップ１０８に
おいては、入出力セル１０７を用いてバッファ等の必要
な入出力回路が形成されている。基本セルアレイチップ
１０９上には、入出力アレイチップ１０８上のポンディ
ングパッド１０５と接続するためのポンディングパッド
１０６が形成され、入出力アレイチップ１０９上には、
他のチップのポンディングパッドと接続するためのポン
ディングパッド１０５の外に、リード電極パターン１０
２と接続するためのポンディングパッド１０４が形成さ
れている。そして、これらのパッド間あるいはバッド−
リード間は、ボンディングワイヤ１０３によって接続さ
れている。また、全ての入出力セルアレイチップが同じ
電位レベル電源によって駆動される場合には、これらの
チップの電源用ポンディングパッド間をＧＮＤボンディ
ングワイヤ１１１およびＶＯＯボンディングワイヤ１１
２で接続して電源供給を行なう。
第２図、第３図は、本実施例に用いられる入出力セルア
レイチップのウェハ上における配置図である。第２図に
示ずようにウェハ２２０は、１品種に必要なすべての入
出力セルアレイチップが納められた入出力セルアレイチ
ップ集合体２２１に区画分けされている。ウェハ２２０
上には可能な限り多くのチップ集合体２２１が形成され
ているものとする。このチップ集合体２２１は、第３図
に示すように上辺、下辺、右辺および左辺入出力セルア
レイチップ３０８ａ、３０８ｂ、３０８ｃおよび３０８
ｄから構成されており、これら各チップはウェハ上で一
括製造され、分割されてパッケージ上に搭載されるもの
である。この例では、入出力セルアレイチップを各辺に
対応して４分割としたが、適宜、これ以下またはこれ以
上に分割してもよい、これら入出力セルアレイチップも
、基本セルアレイチップ同様に、下地形成ウェハをスト
ックし、品種に応じて上地を形成するゲートアレイ方式
で製造されるものである。
次に、本発明の他の実施例について、その平面図と断面
図である第４図と第５図を参照して説明する。この例で
は、各チップがフェイスダウンボンディングされており
、各チップ間の電気的接続は、パッケージ上に形成され
た配線パターンによってなされている。すなわち、第４
図、第５図に示すように、パッケージ本体４０１上には
、外部端子と入出力セルアレイチップ４０８とを接続す
るリード電極パターン４０２、入出力セルアレイチップ
４０８と基本セルアレイチップ４０９とを接続するチッ
プ間接続パターン４０３並びに入出力セルアレイチップ
間の電源接続パターンであるＧＮＤパターン４１１とｖ
ＤＤパターン４１２が形成されている。これら配線パタ
ーン上に、バンプ４１３を有する入出力セルアレイチッ
プ４０８および基本セルアレイチップ４０９はフェイス
ダウンボンディングされる。この実施例では、各チップ
の位置決めをすると、同時に接続が完了するため、先の
実施例で、ワイヤボンディング工程において従来例より
工数が増加した不都合を解消することができる。また、
チップ間接続パターン４０３をパッケージ中央近くまで
形成しておけば、このパターン上にバンプを配置するこ
とのできる基本セルアレイチップは全て搭載可能となる
ので、このチップの大きさに関する自由度は大幅に増加
する。
［発明の効果］ 以上説明したように、本発明は、ゲートアレイ半導体装
置において、入出力セルと基本セルとを別チップで形成
し、それらをパッケージ上で接続するものであるので、
本発明によれば、基本セルの集積度をチップ形成可能な
最大限度まで上げることができる０例えば、チップ形成
可能な最大サイズが対角線の長さが２１．２ｍｍで制限
されているとするとき、従来のゲートアレイ半導体装置
の入出力セル領域の高さが１０００μｍ、基本セルサイ
ズが５０００μｍ２であるとその内部セル数は最大３３
，７５１セルであるが、本方式では４２．５７７セルと
なり、２６％の集積度の増加となる。
また、基本セルの集積度が小さい場合には、基本セルア
レイチップのみを小さくすれば良く、集積度に応じたチ
ップサイズで形成することが可能になる。
さらに、入出力セルアレイと基本セルアレイとが別チッ
プであるため、チップサイズの増加を伴なわずに電源線
の分離をすることが可能となり、内部動作電圧を最適な
ものとすることができ、また、外部信号とのインターフ
ェースをとるに必要な電源電圧を容易に得ることができ
る。
また、入出力回路と内部回路とが別チップであるので、
目的の回路に応じて機動的にチップを選択することがで
きるようになる０例えば、使用する入出力端子が少なく
かつ内部回路規模が大きい場合、入出力セルアレイチッ
プの使用個数を削減して使用されないセルの個数を最小
限にとどめることができる。
第１図は、本発明の一実施例を示す平面図、第２図およ
び第３図は、この実施例に用いられるチップのウェハ上
の配置図、第４図は、本発明の他の実施例の平面図、第
５図は、第４図の断面図、第６図および第７図は、それ
ぞれ従来例の平面図である。
１０１．４０１・・・パッケージ本体、　　１０２．４
０２・・・リード電極パターン、　　１０３・・・ボン
ディングワイヤ、　４０３・・・チップ間接続パターン
１０４〜１０６・・・ポンディングパッド、　　１０７
・・・入出力セル、　１０８．４０８・・・入出力セル
アレイチップ、　　１０９．４０９・・・基本セルアレ
イチップ、　１１０・・・基本セル、　１１１・・・Ｇ
ＮＤボンディングワイヤ、　４１１・・・ＧＮＤパター
ン、　　１１２・・・ＶＤ＋）ボンディングワイヤ、　
　４１２・・・ｖＤＤパターン、　４１３・・・バンプ
。

Claims (1)

    【特許請求の範囲】
  1. 外部端子を有しリードが表面に形成されたパッケージ上
    に、内部回路を構成するための基本セルのみが集積化さ
    れたチップと、入出力セルのみが集積化されたチップと
    が搭載され、前記パッケージ上で前記外部端子と入出力
    セルのみが集積化されたチップとの間並びに入出力セル
    のみが集積化されたチップと基本セルのみが集積化され
    たチップとの間が接続されていることを特徴とするゲー
    トアレイ半導体装置。
JP63292120A 1988-11-18 1988-11-18 ゲートアレイ半導体装置 Pending JPH02137365A (ja)

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