JPH0213111A - デジタルフィルタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はデジタルフィルタ回路に関し、特に、直列型の
デジタルフィルタ回路及び並列型のデジタルフィルタ回
路のいずれとしても適用し得るようにしたものである。

［従来の技術］ 従来、デジタルフィルタ回路としては、第４図に示すよ
うな直列型のものと、第５図に示すような並列型のもの
とがある。

第４図に示す直列型のものは、入力データを縦属接続さ
れた遅延素子群１ａ〜１ｍを介して１サンプリング周期
ずつ異なるデータを得てこれらをそＩしそれ対応する係
数器２ａ〜２ｍを介して所定倍した後、加算回路群３ａ
〜３ｍによって総和を１！）でフィルタリングされた出
力データを得るものである。

第５図に示す並列型のものは、上述の直列型のデジタル
フィルタ回路を単位ユニット４ａ〜４　（１として複数
個並列に設け、各デジタルフィルタ回路ユニット４ａ〜
４ｄに異なる入力データ（データの位相が異なるだけの
ものを含む概念である）をｌｊ−え、フィルタリングさ
れて得られた出力データを加算回路群５ａ〜５Ｃによっ
て総和をとって最終的な出力データを得るものである。

［発明が解決しようとする課題］ ところで、デジタルフィルタ回路は、多くの集積回路（
ＬＳＩ）化されて構成されているが、従来のデジタルフ
ィルタ回路は、直列型の回路か又は並列型の回路の一方
としてしか用いることができないものであった。

しかしながら、直列型のデジタルフィルタ回路を用いる
か、並列型のデジタルフィルタ回路を用いるかは、設計
的な事項であり、開発途中において、また使用の途中に
おいて変更することがあり、従来のデジタルフィルタ回
路では、そのデジタルフィルタ回路自体ではこのような
変更に応じられなかった。また、デジタルフィルタ回路
を、直列型として、また並列型として用いることかでき
るように構成することができるならば、その汎用性を一
段と高めることができる。

本発明は、以上の点を考慮してなされたもので、必要に
応じて直列型のデジタルフィルタ回路として、また、並
列型のデジタルフィルタ回路として用いることのできる
汎用性の高い、しかも集積回路化するに好適なデジタル
フィルタ回路を提供しようとするものである。

［課題を解決するための手段］ かかる課題を解決するため、本発明においては、それ自
体が直列型デジタルフィルタ回路を構成する複数のデジ
タルフィルタ回路ユニツ【・と、直列モード及び並列モ
ードを各部に指示する動作モード指示手段と、直列モー
ドが指示されたときに、複数のデジタルフィルタ回路ユ
ニッ［・を直列に接続し、並列モードが指示されたとき
に、複数のデジタルフィルタ回路ユニットを分離状態に
するユニット接続制御手段と、直列モードが指示された
ときに、直列に接続された複数のデジタルフィルタ回路
ユニットの最初のユニットに入力データを与えると共に
、並列モードが指示されたときに、複数のデジタルフィ
ルタ回路ユニッ■・にそれぞれ入力データを与える入力
制御手段と、並列モードか指示されたときに、複数のデ
ジタルフィルタ回路ユニットから出力された出力データ
を合成する合成手段と、直列モードが指示されたときに
、直列に接続された複数のデジタルフィルタ回路ユニッ
Ｉ〜の最終ユニットからの出力データを出力すると共に
、並列モードが指示されたときに、合成手段からの合成
データを出力する出力制御手段とを備えな。

［作用］ 当該デジタルフィルタ回路を直列型回路として用いる場
合には、動作モード指示手段が各部に対して直列モード
を指示する。

このとき、ユニット接続制御手段は、複数のデジタルフ
ィルタ回路ユニットを直列に接続させ、入力制御手段は
その最初のユニットに対して入力データを与える。この
入力データを直列接続された複数のデジタルフィルタ回
路ユニツ１−で処理して得られた出力データを出力制御
手段が選択して出力する。

他方、当該デジタルフィルタ回路を並列型回路として用
いる場合には、動作モード指示手段が各部に対して並列
モードを指示する。

このとき、ユニット接続制御手段は、複数のデジタルフ
ィルタ回路ユニットを分離状態にし、入力制御手段は、
各ユニットに対してそれぞれ入力データを与える。各ユ
ニットから得られた出力データは、合成手段によって合
成され、この合成データを出力制御手段が選択して出力
する。

その結果、１つのデジタルフィルタ回路を必要に応じて
直列型として、また並列型として用いることができる。

［実施例］ 以下、本発明の一実施例について図面を参照しながら詳
述する。

夾施鍔凶■戒 この実施例におけるデジタルフィルタ回路１０は、第１
図に示すように、主として４個のデジタルフィルタ回路
ユニツＩ〜２０．３０．４０及び５０からなる。

第１のユニット２０には、入力端子Ｔ１を介して入力さ
れ、ラッチ回路１１においてラッチされた入力データＩ
ＮＩが与えられる。この入力データＩＮＩは、第１のユ
ニット２０内のＮ個の乗算器２１１〜２１Ｎに与えられ
る。各乗算器２１１〜２１Ｎにはそれぞれ、対応する係
数データ格納回路２２１〜２２Ｎから係数データＣ１，
１〜ＣＩＮが与えられる。かくして、各乗算器２１１〜
２１Ｎから得られた乗算データＭｌｌ〜ＭＩＮはそれぞ
れ、対応する加算器２３１〜２３Ｎに与えられる。

加算器２３１には、乗算データＭｌｌに加えてセレクタ
回路２４から選択データＳ１が与えられ、これらデータ
Ｍｌｌ及びＳｌを加算してその加算データＡｌｌを１サ
ンプリング周期遅延回路２５１を介して加算器２３２に
与える。加算器２３２は、１サンプリング周期遅延され
た加算データＡ１１と乗算データＭ１２とを加算し、そ
の加算データＡ１２を１サンプリング周期遅延回路２５
２を介して加算器２３３に与える。同様に、加算器２３
３〜２３　（Ｎ−１）は、１サンプリング周期遅延され
た加算データＡ１２〜ＡＩ（Ｎ−２）と乗算データＭ１
３〜Ｍｌ　（Ｎ−１）とを加算し、その加算データＡ１
３〜Ａｌ　（Ｎ−１＞を１サンプリング周期遅延回路２
５３〜２５（Ｎ−１）を介して加算器２３４〜２３Ｎに
与える。加算器２３Ｎは、１サンプリング周期遅延され
た加算データＡｔ　（Ｎ−１）と乗算データＭＩＮとを
加算し、その加算データＡＩＮを１サンプリング周期遅
延回路２５Ｎを介して当該ユニット２０の出力データと
して出力する。

従って、このデジタルフィルタ回路ユニット２０は、こ
れ自体がＮタップの転置型の直列接続されたデジタルフ
ィルタ回路を構成している。

なお、セレクタ回路２４には、第１の選択入力として「
０」の固定データが与えられており、また第２の選択入
力として拡張用入力端子Ｔ５から入力され、ラッチ回路
１５にラッチされた入力データＩＮＳが与えられており
、セレクタ回路２４は、外部より与えられるモード制御
信号Ｐ／Ｓに応じて当該デジタルフィルタ回路１０を直
列型デジタルフィルタ回路として用いる場合に入力デー
タＩＮＳを選択し、並列型デジタルフィルタ回路として
用いる場合に「０」の固定データを選択するようになさ
れている。

また、上述の係数データ格納回路２２１〜２２Ｎには、
入力端子Ｔ６から入力され、バッファ回路１６を介した
データＣが与えられるようになされており、対応する書
込み制御信号Ｗｌｌ〜ＷＩＮが与えられたタイミングの
データＣを係数データＣ１ｌ〜ＣＩＮとして格納するよ
うになされている。なお、書込み制御信号はＷｌｌ〜Ｗ
ＩＮは、データＣとして同期して与えられる各係数デー
タ格納回路２２１〜２２Ｎを指示するアドレス信号と、
ライトイネーブル信号に基づいて図示しない書込み制御
発生回路によって形成される。

第２のデジタルフィルタ回路ユニット３０は、第１のデ
ジタルフィルタ回路ユニット２０とほぼ同様な構成を有
する。従って、同様な部分には、第１桁を「２」から「
３」に変え、他の桁を同一とした符号を付してその説明
は省略する。

相違点は、乗算器３１１〜３１Ｎに対するデータをセレ
クタ回路３６から与える点と、１段目の加算器３３１に
選択データＳ２を与えるセレクタ回路３／１に対する選
択入力が異なる点である。

セレクタ回路３６には、入力端子Ｔ１を介して入力され
、ラッチ回路１１においてラッチされた入力データＩＮ
Ｌが第１の選択入力として与えられ、また、入力端子Ｔ
２を介して入力され、ラッチ回路１２においてラッチさ
れた入力データＩＮ２が第２の選択入力として与えられ
る。セレクタ回路３６は、モード制御信号Ｐ／Ｓに基づ
いて当該デジタルフィルタ回路１０を直列型として用い
る場合に入力データＩＮＬを選択し、並列型として用い
る場合に入力データＩＮ２を選択するようになされてい
る。

セレクタ回路３４には、「０」の固定データと、第１の
ユニット２０の出力データＯＴＩとが選択入力として与
えられ、モード制御信号Ｐ／Ｓに基づいて当該デジタル
フィルタ回路１０を直列型として用いる場合にデータ○
Ｔ１を選択し、並列型として用いる場合に固定データを
選択するようになされている。

第３のユニット４０は、セレクタ回路４６に与えられる
データが、入力データＩＮＩと、入力端子Ｔ３を介して
入力され、ラッチ回路１３においてラッチされた入力デ
ータＩＮ３とである点、及びセレクタ回路４４に与えら
れるデータが「０」の固定データと、第２のユニット３
０の出力データＯＴ２とである点を除き、第２のユニッ
ト３０と同様な構成であるのでその説明は省略する。

また、第４のユニット５０は、セレクタ回路５６に与え
られるデータが、入力データＩＮＩと、入力端子Ｔ４を
介して入力され、ラッチ回路１４においてラッチされた
入力データＩＮ４とで゛ある点、及びセレクタ回路５４
に与えられるデータが「０」の固定データと、第３のユ
ニッ１−４０の出力データ○Ｔ３とである点を除き、第
２のユニット３０と同様な構成であるのでその説明は省
略する。

第１〜第４のユニット２０〜５０の出力データＯＴ１〜
○Ｔ４は、総和演算回路６０に与えられる。総和演算図
８６０においては、加算器６１において第１及び第２の
出力データＯＴ１及びＯＴ２を加算し、また、加算器６
２において第３及び第４の出力データＯＴ３及びＯＴ４
を加算し、さらに加算器６３において加算されたデータ
同士を加算して第１〜第４の出力データ○Ｔ１〜ＯＴ４
の総和を演算する。このようにして得られた各ユニッｌ
〜２０〜５０からの出力データＯＴＩ〜ＯＴ４の総和デ
ータは、１サンプリング周期遅延回路６４を介して加算
器６５に与えちれ、ラッチ回路１５にラッチされている
入力データＩＮ５と加算されて総和演算回路６０の出力
データとしてセレクタ回路１７に与えられる。

セレクタ回２８１７には、また、第４のユニット５０の
出力データＯＴ４が直接与えられている。

このセレクタ回路１−７は、モード制御信号Ｐ／Ｓに基
づいて当該デジタルフィルタ回路１０を直列型として用
いる場合にデータＯＴ４を選択し、並列型として用いる
場合に総和データＯＴ５を選択してラッチ回路１８に与
える。ラッチ回路１８は、そのデータをラッチして当該
デジタルフィルタ回路１０の出力端子ＴＯＩに与えて出
力させる。

なお、上述した入力端子Ｔ５は、当該デジタルフィルタ
回路１０をさらに用いてよりタップ数の多いデジタルフ
ィルタ回路を構成する場合に、前段のデジタルフィルタ
回路からの出力データを入力するものであり、すなわち
、拡張のために設けられたものである。

また、同様な拡張の目的のために、ラッチ回路１１で゛
ラッチされた入力データＩＮＩをそのまま次のデジタル
フィルタ回路に与える構成が設けられている。すなわち
、当該デジタルフィルタ回路１０におけるフィリタリン
グのために遅れる時間だけ遅延する遅延補償回路１９を
設けてこの遅延補償回路１つを介した入力データＩＮＩ
をそのまま拡張用出力端子ＴＯ２に与えるようにしてい
る。

次に、第１図に示すデジタルフィルタ回路１を１個だけ
用いて直列型デジタルフィルタ回路として動作させる場
合について説明する。なお、各係数データ格納回路２２
１〜２２Ｎ、３２１〜３２Ｎ、４２１〜４２Ｎ及び５２
１〜５２Ｎには、予め係数データが格納されているとし
て説明を行なつ。

先ず、図示しない入力端子から与えるモード選択信号Ｐ
／Ｓを直列型を指示するようにする。これにより、セレ
クタ回路３６．４６及び５６は、入力データＩＮＩを選
択する状態となる。また、セレクタ回路２４は、入力デ
ータＬ　Ｎ　５をｊ巽択する状態となるが、このときに
は、入力データＩＮＳが与えられていないので、セレク
タ回路２４からはｒ□、のデータが出力される。さらに
、セレクタ回路３４．４４及び５４はそれぞれ、一つ前
のユニット２０．３０及び４０の出力データＯＴ１、Ｏ
Ｔ２及びＯＴ３を選択する状態となる。また、セレクタ
回路１７は、第４のユニット５０の出力データＯＴ、４
を選択する状態となる。

各セレクタ回路が、このような選択状態となるので、各
ユニット２０〜５０は直列に接続された状態となり、全
体として４ＸＮ個のタップを有する直列型のデジタルフ
ィルタ回路が構成され、この状態において、入力端子Ｔ
１から入力データ１Ｎ１を与えることで、この入力デー
タＩＮＩをフィルタリングした出力データを出力端子Ｔ
ＯＩを介して出力することができる。

次に、第１図に示すデジタルフィルタ回路１０を１個だ
け用いて並列型デジタルフィルタ回路として動作させる
場合について説明する。なお、各係数データ格納回路２
２１〜２２Ｎ、３２１〜３２Ｎ、４２１〜４２Ｎ及び５
２１〜５２Ｎには、予め係数データが格納されていると
して説明を行なう。

先ず、図示しない入力端子から与えるモード選択信号Ｐ
／Ｓを並列型を指示するようにする。これにより、セレ
クタ回路３６．４６及び５６はそれぞれ、入力データ■
Ｎ２、ＩＮ３、及びＩＮ４を選択する状態となる。また
、セレクタ回路２４．３４．４４及び５４はそれぞれ、
固定データ「０」を選択する状態となる。さらに、セレ
クタ回路１７は、総和演算回路６０の出力データＯＴ５
を選択する状態となる。

この状態において、各入力端子Ｔ１〜Ｔ４に入力データ
ＩＮＩ〜ＩＮ４を入力する。このとき、各ユニット２０
〜５０はそれぞれ、入力データ１Ｎ１〜ＩＮ４をフィル
タリングした出力データＯＴ１〜ＯＴ４を総和演算回路
６０に与える。この総和演算回路６０においては、加算
器６１〜６３によって出力データＯＴ１〜ＯＴ４の総和
が得られ、これが遅延回路６４を介して加算器６５に与
えられる。デジタルフィルタ回路１０を１個だけ用いる
場合には、入力データＩＮＳが「０」となっているので
、加算器６５は、遅延回路６４から与えられるデータを
出力データＯＴ５としてセレクタ回路１７に与える。か
くして、この場合には、出力端子ＴＯＩから入力データ
ＩＮ１．〜ＩＮ４を並列的にフィルタリング処理した出
力データが送出される。

２　のデジ　ルフ　ル　１１　　ｔ。

官Ｉ　Ｊ■ｖ　　　　　いるす１Ａ 次に、第１図に示すデジタルフィルタ回路１０を複数個
用いて直列型回路を構成する場合について、第２図を参
照しながら２個の場合を例に収り説明する。なお、説明
の匣宜上、一方のデジタルフィルタ回路１０　（ＩＯＡ
）について符号の末尾にｒＡＪを付し、他方のデジタル
フィルタ回路１０　（ＩＯＢ＞について符号の末尾にｒ
１３Ｊを付して２個のデジタルフィルタ回路１０Ａ及び
ＩＯＢを区別する。

第１のデジタルフィルタ回路１０Ａの入力データの出力
端子ＴＯ２Ａを、第２のデジタルフィルタ回路ＩＢの入
力端子ＴＩＢに接続し、また、第１のデジタルフィルタ
回路１０Ａの出力データの出力端子’Ｔ’ＯＩＡを、第
２のデジタルフィルタ回路１０Ｂの入力端子Ｔ５Ｂに接
続する。この状態で、双方のデジタルフィルタ回路１０
Ａ及び１０Ｂのモード制御信号Ｐ／ＳＡ及びＰ／ＳＢを
直列型を指示するものとすれば良い。

これにより、内部の各セレクタ回路は１個のデジタルフ
ィルタ回路を直列型回路として用いる場＆に患明したよ
うな状態となる。従って、第１のデジタルフィルタ回路
ＬＯＡからは、４ＸＮタツプ力直列型回路としてフィル
タリングされた出力データか出力され、これが入力端子
Ｔ５Ｂを介して第２のデジタルフィルタ回路１０Ｂに与
えられる４、第２のデジタルフィルタ回路１−ＯＢには
、入力データＩＮＩも与えられているので、この回路１
０Ｉ３はさらに４ＸＮタツプ分のフィルタリングを行な
う。

ずなわら、デジタルフィルタ回路１０Ａ及び１０Ｂを直
列に接続して用いることにより、８ＸＮタツプの直列型
のデジタルフィルタ回路として動作する。

次に、第１図に示すデジタルフィルタ回路１０を１Ｍ数
個用いて並列型回路を構成する場合について、第３図を
参照しながら２個の場合を例に取り説明する。なお、説
明の便宜上、一方のデジタルフィルタ回路１０（ＩＯＣ
）について符号の末尾にｒＣ」を付し２、池方のデジタ
ルフィルタ回路１０（ＩＯＤ＞について符号の末尾に「
ＤＪを付して２個のデジタルフィルタ回路１０Ｃ及びＩ
ＯＤを区別する。

第１のデジタルフィルタ回路１０Ｃの出力データの出力
端子ＴＯＩＣを、第２のデジタルフィルタ回路１０Ｄの
入力端子Ｔ５Ｄに接続する。この状態で、双方のデジタ
ルフィルタ回路１０Ｃ及び１０Ｄのモード制御信号Ｐ／
ＳＣ及びＰ／ＳＤを並列型を指示するものとすれば良い
。

これにより、内部の各セレクタ回路は１個のデジタルフ
ィルタ回路を並列型回路として用いる場合に説明したよ
うな状態となる。

この状態において、各デジタルフィルタ回路１−ＯＣ及
びＩＯＤにそれぞれ、４個の入力データ■ＮＩＣ−〜ｌ
Ｎ４Ｃ及びｌＮＩＤ−ｌＮ４Ｄを入力する。これにより
、第１のデジタルフィルタ回路１０Ｃから入力データｌ
ＮＩＣ〜ｌＮ４Ｃについて並列的にフィルタリングされ
た出力データが得られ、これが入力端子Ｔ５Ｄを介し、
て第２のデジタルフィルタ回路ＬＯＤに与えられる。

第２のデジタルフィルタ回路１０Ｄは、入力データＩ　
Ｎ　１−　Ｄ〜Ｉ　Ｎ　４　Ｄから並列的にフィルタリ
ンクされた各データを加算器６３Ｄから出力し、遅延回
路６４Ｄを介して加算？：？ｒ６５Ｄに与える。

この加算器６５Ｄには、第１のデジタルフィルタ回路Ｌ
ＯＣからの出力データが与えられており、これらを加算
する。かくして、入力データｌＮＩＣ〜ｌＮ４Ｃ及びＩ
　Ｎ　１−　Ｄ〜ｌＮ４Ｄの８個の入力データについて
処理した出力データが第２のデジタルフィルタ回路１０
Ｄから出力される。

火施…凶刃釆 従って、上述の実施例によれば、単一の回路で、必要に
応じて直列型回路として、また並列型回路として動作す
ることのできる汎用性の高いデジタルフィルタ回路を実
現することができる。さらに、拡張用の入力端子及び出
力端子を設けなので、このようなデジタルフィルタ回路
を複数個併用することによってよりタップ数の多いデジ
タルフィルタ回路を構成することができる。

仇Ｏ実施側 なお、上述の実施例においては、デジタルフィルタ回路
ユニツ）−２０〜５０が、転置型構成のものを示したが
、第４図に示すような基本的な構成のものであっても良
い。

また、上述の実施例においては、デジタルフィルタ回路
ユニットが４個のものを示したが、この個数はこれに限
定されるものではなく、２個以上あれは゛良い。

「発明の効果］ 以上のように、本発明によれば、デジタルフィルタ回路
を複数にユニット化してこれらユニツＩ・の接続状態を
可変し得るようにしたので、直列型デジタルフィルタ回
路として、また並列型デジタルフィルタ回路として動作
することのできる汎用性の高いデジタルフィルタ回路を
実現することができる。

【図面の簡単な説明】

第１図は本発明によるデジタルフィルタ回路の一実施例
を示すブロック図、第２図はそのデジタルフィルタ回路
を複数個利用して直列型デジタルフィルタ回路を構成し
た場合を示すブロック図、第３図はそのデジタルフィル
タ回路を複数個利用して並列型デジタルフィルタ回路を
構成した場合を示すブロック図、第４図は直列型デジタ
ルフィルタ回路の一般的な構成を示すブロック図、第５
図は並列型デジタルフィルタ回路の一般的な構成を示す
ブロック図である。 １０・・・デジタルフィルタ回路、１７．２４．３４．
３６．４４．４６．５４．５６・・・セレクタ回路、２
０．３０．４０．５０・・・デジタルフィルタ回路ユニ
ット、６０・・・総和演算回路、Ｐ／Ｓ・・・モード選
択信号。

Claims (1)

1. 【特許請求の範囲】 それ自体が直列型デジタルフィルタ回路を構成する複数
   のデジタルフィルタ回路ユニットと、直列モード及び並
   列モードを各部に指示する動作モード指示手段と、 直列モードが指示されたときに、上記複数のデジタルフ
   ィルタ回路ユニットを直列に接続し、並列モードが指示
   されたときに、上記複数のデジタルフィルタ回路ユニッ
   トを分離状態にするユニット接続制御手段と、 直列モードが指示されたときに、直列に接続された上記
   複数のデジタルフィルタ回路ユニットの最初のユニット
   に入力データを与えると共に、並列モードが指示された
   ときに、上記複数のデジタルフィルタ回路ユニットにそ
   れぞれ入力データを与える入力制御手段と、並列モード
   が指示されたときに、上記複数のデジタルフィルタ回路
   ユニットから出力された出力データを合成する合成手段
   と、 直列モードが指示されたときに、直列に接続された上記
   複数のデジタルフィルタ回路ユニットの最終ユニットか
   らの出力データを出力すると共に、並列モードが指示さ
   れたときに、上記合成手段からの合成データを出力する
   出力制御手段とを備えたことを特徴とするデジタルフィ
   ルタ回路。