JPH0212964A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0212964A JPH0212964A JP16339088A JP16339088A JPH0212964A JP H0212964 A JPH0212964 A JP H0212964A JP 16339088 A JP16339088 A JP 16339088A JP 16339088 A JP16339088 A JP 16339088A JP H0212964 A JPH0212964 A JP H0212964A
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 21
- 229910052782 aluminium Inorganic materials 0.000 abstract description 21
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000003491 array Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ゲートアレイやスタンダードセルを用いたセ
ミカスタム手法の半導体集積回路に関し、デツプ面積や
配線のムダをなくせるようにした半導体集積回路に関す
るものである。
ミカスタム手法の半導体集積回路に関し、デツプ面積や
配線のムダをなくせるようにした半導体集積回路に関す
るものである。
［従来の技術］
従来より、カスタマ（顧客）がアプリケーション対応の
論理機能を得るための半導体集積回路（ＩＣ）として、
セミカスタム手法を用いたＩＣ（セミカスタムＩＣと記
す）が知られている。このセミカスタムＩＣの代表的な
ものとしてゲートアレイがある。ゲートアレイは、標準
のゲート回路セルをウェハ上のカラムに複数個用意して
おき、カスタマの希望に沿って最後のアルミ配線のため
の２〜４枚のマスクパターンをつくって配線を行い、カ
スタマの希望する論理仕様を実現するものである。また
セミカスタムＩＣには、セルライブラリィに登録しであ
るスタンダードセルをカスタマの希望に沿ってチップ上
のカラムに配置し、アルミ配線で結線してカスタマが希
望する仕様の回路を提供するものがある。
論理機能を得るための半導体集積回路（ＩＣ）として、
セミカスタム手法を用いたＩＣ（セミカスタムＩＣと記
す）が知られている。このセミカスタムＩＣの代表的な
ものとしてゲートアレイがある。ゲートアレイは、標準
のゲート回路セルをウェハ上のカラムに複数個用意して
おき、カスタマの希望に沿って最後のアルミ配線のため
の２〜４枚のマスクパターンをつくって配線を行い、カ
スタマの希望する論理仕様を実現するものである。また
セミカスタムＩＣには、セルライブラリィに登録しであ
るスタンダードセルをカスタマの希望に沿ってチップ上
のカラムに配置し、アルミ配線で結線してカスタマが希
望する仕様の回路を提供するものがある。
第２図は従来のゲートアレイやスタンダードセルのセル
の構成例を示す図である。１０１は一つのセルを示し、
ＰチャネルＭＯＳトランジスタ１０２とＮチャネルＭＯ
９）ランジスタ１０３と２つのＰｏ１ｙ−Ｓｉゲート１
０４，１０５から成る２人力ＮＡＮＤゲート回路を構成
している。
の構成例を示す図である。１０１は一つのセルを示し、
ＰチャネルＭＯＳトランジスタ１０２とＮチャネルＭＯ
９）ランジスタ１０３と２つのＰｏ１ｙ−Ｓｉゲート１
０４，１０５から成る２人力ＮＡＮＤゲート回路を構成
している。
セル１０１に対する配線は、一般的に２層のアルミ配線
が用いられ、アルミ１層目（実線図示）は電源線Ｖ＋）
０．Ｖｓｓ等の配線に、２層目（点線図示）が入出力の
配線に使用されている。この２層目の配線のために従来
は、セル１０１の両側（上下）に同一の入出力ピンＡ、
Ｂ、Ｏが、ＰチャネルＭＯＳトランジスタ１０２とＮチ
ャネルＭＯＳ）ランジスタ１０３の境界線を軸として線
対称に配置されていた。
が用いられ、アルミ１層目（実線図示）は電源線Ｖ＋）
０．Ｖｓｓ等の配線に、２層目（点線図示）が入出力の
配線に使用されている。この２層目の配線のために従来
は、セル１０１の両側（上下）に同一の入出力ピンＡ、
Ｂ、Ｏが、ＰチャネルＭＯＳトランジスタ１０２とＮチ
ャネルＭＯＳ）ランジスタ１０３の境界線を軸として線
対称に配置されていた。
［発明が解決しようとする課題］
しかしながら、上記従来の技術におけるゲートアレイや
スタンダードセルのセル構成では、チップ面積やアルミ
配線にムダが生ずるという問題点があった。即ち、セル
１０１の上下の入出力ビンが線対称に配置されているた
め、セル１０１内のアルミ２層目の池の配線に対する禁
止領域が最大となり、このセル１０１の入出力配線以外
の配線でセル１０１の上下に横断するアルミ２層目の配
線が通せなくなる場合が多くなってくる。そのために、
セルを配置するカラムの一部にフィードスルーを設けて
配線領域としたり、配線を遠回りに連理させたりしなけ
ればならない事態が発生し、チップ面積やアルミ配線に
ムダを生じさせる結果となっていた。
スタンダードセルのセル構成では、チップ面積やアルミ
配線にムダが生ずるという問題点があった。即ち、セル
１０１の上下の入出力ビンが線対称に配置されているた
め、セル１０１内のアルミ２層目の池の配線に対する禁
止領域が最大となり、このセル１０１の入出力配線以外
の配線でセル１０１の上下に横断するアルミ２層目の配
線が通せなくなる場合が多くなってくる。そのために、
セルを配置するカラムの一部にフィードスルーを設けて
配線領域としたり、配線を遠回りに連理させたりしなけ
ればならない事態が発生し、チップ面積やアルミ配線に
ムダを生じさせる結果となっていた。
本発明は、上記問題点を解決するために創案されたもの
で、ゲートアレイやスタンダードセルの各セルの構成に
おいて、当該セルに対する入出力配線以外の配線の当該
セル上の禁止領域を最小にして、チップ面積や配線のム
ダをなくせるようにした半導体集積回路を提供すること
を目的とする。
で、ゲートアレイやスタンダードセルの各セルの構成に
おいて、当該セルに対する入出力配線以外の配線の当該
セル上の禁止領域を最小にして、チップ面積や配線のム
ダをなくせるようにした半導体集積回路を提供すること
を目的とする。
［課題を解決するための手段］
上記の目的を達成するための本発明の半導体集積回路の
構成は、 ゲートアレイやスタンダードセルにおける配線用にセル
の両側に設ける同一入出力ビンの位置を線対称位置から
ずらして配置することを特徴とする。
構成は、 ゲートアレイやスタンダードセルにおける配線用にセル
の両側に設ける同一入出力ビンの位置を線対称位置から
ずらして配置することを特徴とする。
［作用］
本発明は、セルの両側に設けられている同一入出力ピン
に着目し、この同一入出力ビンの位置を線対称とはせず
にずらせて配置することにより、セルの両側からこのセ
ルに対する配線を行う場合には、配線に利用しない入出
力ビンを一方のセルの領域に集めて、この領域を他の配
線が通れる配線領域とする。即ち、当該セルの入出力ビ
ンへの配線による他の配線に対する禁止領域を減少させ
て、配線領域を増大させる。
に着目し、この同一入出力ビンの位置を線対称とはせず
にずらせて配置することにより、セルの両側からこのセ
ルに対する配線を行う場合には、配線に利用しない入出
力ビンを一方のセルの領域に集めて、この領域を他の配
線が通れる配線領域とする。即ち、当該セルの入出力ビ
ンへの配線による他の配線に対する禁止領域を減少させ
て、配線領域を増大させる。
［実施例］
以下、本発明の実施例を図面に基づいて詳細に説明する
。
。
第１図は本発明のセル構成の一実施例を示す図である。
１はゲートアレイやスタンダードセルの１つのセルを示
し、ＰチャネルＭＯＳ）ランジスタ２とＮチャネルＭＯ
Ｓトランジスタ３と２つのポリシリコン（ｐｏｌｙ−９
ｔ）ゲート４，５から成る２人力ＮＡＮＤゲート回路を
構成している。
し、ＰチャネルＭＯＳ）ランジスタ２とＮチャネルＭＯ
Ｓトランジスタ３と２つのポリシリコン（ｐｏｌｙ−９
ｔ）ゲート４，５から成る２人力ＮＡＮＤゲート回路を
構成している。
このセル１の上下両側には、６個の入出力ビンＴＩ、
’ｒｔ、・・・Ｔ６が設けられ、上下それぞれの側に同
一の入出力信号が引き出されている。入出力信号の引き
出しは、Ｐ形拡散層またはＮ膨拡散層とアルミ１層目の
間の絶縁層にあけたコンタクトホール（×印）６．・・
・、６を介してアルミ１層目の配線７．・・・、７で行
う。同様に、電ｌ Ｖ ｏｎ側のＰチャネルＭＯＳ）ラ
ンジスタ２への配線、 １ｍＶ５ｓ側のＮチャネルＭＯ
Ｓトランジスタ３側の配線。
’ｒｔ、・・・Ｔ６が設けられ、上下それぞれの側に同
一の入出力信号が引き出されている。入出力信号の引き
出しは、Ｐ形拡散層またはＮ膨拡散層とアルミ１層目の
間の絶縁層にあけたコンタクトホール（×印）６．・・
・、６を介してアルミ１層目の配線７．・・・、７で行
う。同様に、電ｌ Ｖ ｏｎ側のＰチャネルＭＯＳ）ラ
ンジスタ２への配線、 １ｍＶ５ｓ側のＮチャネルＭＯ
Ｓトランジスタ３側の配線。
ＰチャネルＭＯＳ）ランジスタ２とＮチャネルＭＯＳ）
ランジスタ３間の配線もアルミ１層目の配線７．・・・
、７で行う。ここで、入出力信号を各ピンに引き出す場
合において、トランジスタ２と３の境界線を軸として対
称な位置のピンに同一の入出力信号が来ないようにずら
して引き出す。図の例では、上側のピンＴ１．’ｒｔ、
Ｔ３に、それぞれ順に人力Ｂ、入力Ａ、出力０を接続し
た場合において、入力ＢのピンＴ、に線対称なピンＴ４
には出力０を接続し、人力ＡのピンＴ、に線対称なピン
Ｔ５には入力Ｂを接続し、出力０のピンＴ３に線対称な
ピンＴ。には人力Ａを接続する。これらの入出力ビンに
対する入出力の配線は、アルミ１層目とアルミ２層目と
の間の絶縁層の必要な箇所にピアホール（○印）８．・
・・、８をあけることにより、アルミ２層目の配線９．
・・・、９によって行われる。
ランジスタ３間の配線もアルミ１層目の配線７．・・・
、７で行う。ここで、入出力信号を各ピンに引き出す場
合において、トランジスタ２と３の境界線を軸として対
称な位置のピンに同一の入出力信号が来ないようにずら
して引き出す。図の例では、上側のピンＴ１．’ｒｔ、
Ｔ３に、それぞれ順に人力Ｂ、入力Ａ、出力０を接続し
た場合において、入力ＢのピンＴ、に線対称なピンＴ４
には出力０を接続し、人力ＡのピンＴ、に線対称なピン
Ｔ５には入力Ｂを接続し、出力０のピンＴ３に線対称な
ピンＴ。には人力Ａを接続する。これらの入出力ビンに
対する入出力の配線は、アルミ１層目とアルミ２層目と
の間の絶縁層の必要な箇所にピアホール（○印）８．・
・・、８をあけることにより、アルミ２層目の配線９．
・・・、９によって行われる。
以上のように構成した実施例の作用を述べる。
本実施例においてこのセル１に対する配線を行う場合で
、一方の側（例えば上側）からのみ配線を行う場合には
、アルミ２層目の配線の禁止領域はすべての入出力ピン
の近傍の領域にわたることになるが、例えば第２図に示
すように左方の領域の入出力ピンに片よってピアホール
８．・・・、８を設はアルミ２層目の配線を行えば、ピ
ンＴ３とピンＴ８の領域が使用しないですむことになり
、このセルｌ上のアルミ２層目の領域に他の配線を通す
ことが可能になる。即ち、禁止領域を減らして配線領域
を増やす機会が増えることになる。このように配線領域
が増えることにより、チップ上のカラムのセル配置領域
にフィードスルーを設けなくとも配線が可能になるとと
もに、迂廻配線も減少することになる。
、一方の側（例えば上側）からのみ配線を行う場合には
、アルミ２層目の配線の禁止領域はすべての入出力ピン
の近傍の領域にわたることになるが、例えば第２図に示
すように左方の領域の入出力ピンに片よってピアホール
８．・・・、８を設はアルミ２層目の配線を行えば、ピ
ンＴ３とピンＴ８の領域が使用しないですむことになり
、このセルｌ上のアルミ２層目の領域に他の配線を通す
ことが可能になる。即ち、禁止領域を減らして配線領域
を増やす機会が増えることになる。このように配線領域
が増えることにより、チップ上のカラムのセル配置領域
にフィードスルーを設けなくとも配線が可能になるとと
もに、迂廻配線も減少することになる。
なお、入出力ピンのずらし方は、線対称なピンの位置に
同一の信号が来ないようであれば、どのようなずらし方
でも良い。また、セルの種類によってはセルの両側に同
一入出力ピンを有するほかに片側にのみ設けた入出力ピ
ンを含むものであっても適用できる。このように、本発
明はその主旨に沿って種々に応用され、種々の実施態様
を取り得るものである。
同一の信号が来ないようであれば、どのようなずらし方
でも良い。また、セルの種類によってはセルの両側に同
一入出力ピンを有するほかに片側にのみ設けた入出力ピ
ンを含むものであっても適用できる。このように、本発
明はその主旨に沿って種々に応用され、種々の実施態様
を取り得るものである。
［発明の効果］
以上の説明で明らかなように、本発明の半導体集積回路
によれば、ゲートアレイやスタンダードセルの各セルの
両側に設ける同一入出力ピンの位置をずらして線対称な
位置に来ないようにするので、入出力配線層の禁止領域
を減らすことができる。その結果、配線領域が増え、フ
ィードスルーや迂廻配線が減り、チップ面積や配線のム
ダが減少する。
によれば、ゲートアレイやスタンダードセルの各セルの
両側に設ける同一入出力ピンの位置をずらして線対称な
位置に来ないようにするので、入出力配線層の禁止領域
を減らすことができる。その結果、配線領域が増え、フ
ィードスルーや迂廻配線が減り、チップ面積や配線のム
ダが減少する。
第１図は本発明の半導体集積回路のセル構成の一実施例
を示す図、第２図は従来のセルの構成例を示す図である
。 ｌ・・・セル、７・・・アルミ１層目の配線、９・・ア
ルミ２層目の配線、Ｔ、、’ｒｔ、Ｔ３．Ｔ、、Ｔ５．
Ｔ。 ・・入出力ピン。
を示す図、第２図は従来のセルの構成例を示す図である
。 ｌ・・・セル、７・・・アルミ１層目の配線、９・・ア
ルミ２層目の配線、Ｔ、、’ｒｔ、Ｔ３．Ｔ、、Ｔ５．
Ｔ。 ・・入出力ピン。
Claims (1)
- （１）ゲートアレイやスタンダードセルにおける配線用
にセルの両側に設ける同一入出力ピンの位置を線対称位
置からずらして配置することを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16339088A JPH0212964A (ja) | 1988-06-30 | 1988-06-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16339088A JPH0212964A (ja) | 1988-06-30 | 1988-06-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0212964A true JPH0212964A (ja) | 1990-01-17 |
Family
ID=15772977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16339088A Pending JPH0212964A (ja) | 1988-06-30 | 1988-06-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0212964A (ja) |
-
1988
- 1988-06-30 JP JP16339088A patent/JPH0212964A/ja active Pending
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