JPH02126323A - プロログ用メモリ回路 - Google Patents
プロログ用メモリ回路Info
- Publication number
- JPH02126323A JPH02126323A JP27983588A JP27983588A JPH02126323A JP H02126323 A JPH02126323 A JP H02126323A JP 27983588 A JP27983588 A JP 27983588A JP 27983588 A JP27983588 A JP 27983588A JP H02126323 A JPH02126323 A JP H02126323A
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- JP
- Japan
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- address
- memory
- data
- dereference
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- Pending
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- 239000000872 buffer Substances 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Devices For Executing Special Programs (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプロログ用メモリ回路、特に、ヂレファレンス
を自動的に行なうプロログ用メモリ回路に関する。
を自動的に行なうプロログ用メモリ回路に関する。
従来のプロログ用メモリ回路について図面を参照して詳
細に説明する。
細に説明する。
第２図は従来のプロログ用メモリ回路の一例を示すブロ
ック図である。
ック図である。
第２図に示すプロログ用メモリ回路は、データを保持す
るメモリセル３０３と、メモリアドレスをデコードして
メモリセル３０３に与えるロウデコーダ３０２およびカ
ラムデコーダ３０６と、メモリセル３０３の出力を受は
取り増幅するセンスアンプ３０５と、メモリアドレスを
外部より受け収るアドレスバッファ３０１．．３０８と
、入力データコントローラ３０４と、出力コントローラ
３０７と、ゲート回路３０９〜３１１とを含んで構成さ
れる。
るメモリセル３０３と、メモリアドレスをデコードして
メモリセル３０３に与えるロウデコーダ３０２およびカ
ラムデコーダ３０６と、メモリセル３０３の出力を受は
取り増幅するセンスアンプ３０５と、メモリアドレスを
外部より受け収るアドレスバッファ３０１．．３０８と
、入力データコントローラ３０４と、出力コントローラ
３０７と、ゲート回路３０９〜３１１とを含んで構成さ
れる。
デレファレンスと呼ばれるポインタをたぐる操作を行な
う場合、第２図に示すように、まずアドレスＯの内容を
読み出し、これがポインタである場合にはそのポインタ
の指示するアドレスの内容をＥ’７１み出し、前述の操
作を繰り返すことによりデレファレンスを行なうことに
なり、アドレス０へのアクセスからアドレスＳへのポイ
ンタ２０５を得るまで、４回のメモリアクセスを必要と
する。
う場合、第２図に示すように、まずアドレスＯの内容を
読み出し、これがポインタである場合にはそのポインタ
の指示するアドレスの内容をＥ’７１み出し、前述の操
作を繰り返すことによりデレファレンスを行なうことに
なり、アドレス０へのアクセスからアドレスＳへのポイ
ンタ２０５を得るまで、４回のメモリアクセスを必要と
する。
上述した従来のプロログ用メモリ回路は、メモリアクセ
ス回数が多くなるので、高速化しにくいという欠点があ
った。
ス回数が多くなるので、高速化しにくいという欠点があ
った。
本発明のプロログ用メモリ回路は、
（Ａ）メモリに割り当てられた、メモリ領域のペースア
ドレスを保持するレジスタ、 （ｆｌ）デレファレンス信号が供給されない場合は外部
アドレス信号をデコードし、供給された場合は前記メモ
リから読み出された出力データを内部アドレス信号とし
てデコードする第１と第２のアドレスデコーダ、 （Ｃ）前記メモリから読み出された前記出力データと前
記レジスタの内容を比較し、前記出力データが前記メモ
リに割り当てられた領域内のアドレスの値と一致する場
合は前記デレファレンス信号を外部に出力すると同時に
前記第１と第２のアドレスデコーダに向けて送出し、一
致しない場合は動作終了信号を出力するコンパレータ、 とを含んで構成される。
ドレスを保持するレジスタ、 （ｆｌ）デレファレンス信号が供給されない場合は外部
アドレス信号をデコードし、供給された場合は前記メモ
リから読み出された出力データを内部アドレス信号とし
てデコードする第１と第２のアドレスデコーダ、 （Ｃ）前記メモリから読み出された前記出力データと前
記レジスタの内容を比較し、前記出力データが前記メモ
リに割り当てられた領域内のアドレスの値と一致する場
合は前記デレファレンス信号を外部に出力すると同時に
前記第１と第２のアドレスデコーダに向けて送出し、一
致しない場合は動作終了信号を出力するコンパレータ、 とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック図である。
第１図に示すプロログ用メモリ回路は、アドレスバッフ
ァ１０１，１０８と、ロウデコーダ１０２と、メモリセ
ル１０３と、入力データコントローラ１０４と、センス
アンプ１０５と、カラムデコーダ１０６と、出力データ
コントローラ１０７と、コンパレータ１０９と、アドレ
スホールドレジスタ１１０と、入力バッファ１１１，１
１２と、出力バッファ１１３と、２人力ＡＮＤゲート１
１４と、反転入力を一つもつ３人力ＡＮＤゲート１１５
と、アドレス入力端子１１６．１１７と、データ入力端
子１１８と、チップイネーブル入力端子１１９と、゛デ
レファレンス出力端子１２０と、アウトプットイネーブ
ル入力端子１２１と、ライトイネーブル入力端子１２２
と、レジスタ入力端子１２３とを含んで構成される。
ァ１０１，１０８と、ロウデコーダ１０２と、メモリセ
ル１０３と、入力データコントローラ１０４と、センス
アンプ１０５と、カラムデコーダ１０６と、出力データ
コントローラ１０７と、コンパレータ１０９と、アドレ
スホールドレジスタ１１０と、入力バッファ１１１，１
１２と、出力バッファ１１３と、２人力ＡＮＤゲート１
１４と、反転入力を一つもつ３人力ＡＮＤゲート１１５
と、アドレス入力端子１１６．１１７と、データ入力端
子１１８と、チップイネーブル入力端子１１９と、゛デ
レファレンス出力端子１２０と、アウトプットイネーブ
ル入力端子１２１と、ライトイネーブル入力端子１２２
と、レジスタ入力端子１２３とを含んで構成される。
アドレスバッファ１０１．１０８は、アドレス入力端子
１１６，１１７よりメモリアドレス信号を受は取り、そ
れをデコーダ１０２，１０６に送る。
１１６，１１７よりメモリアドレス信号を受は取り、そ
れをデコーダ１０２，１０６に送る。
デコーダ１０２，１０６によってアドレスがデコードさ
れ、そのアドレスのデータが読み出される。センスアン
プ１０５がこの出力を受は取り、出力データコントロー
ラ１０７に送る。
れ、そのアドレスのデータが読み出される。センスアン
プ１０５がこの出力を受は取り、出力データコントロー
ラ１０７に送る。
コンパレータ１０９は、アドレスホールドレジスタ１１
０の内容と出力データを比較し、出力データがメモリに
割り当てられた領域内のアドレスの値と一致する場合は
、出力データが領域内のポインタであると判断する。一
致しない場合には動作を終了する。
０の内容と出力データを比較し、出力データがメモリに
割り当てられた領域内のアドレスの値と一致する場合は
、出力データが領域内のポインタであると判断する。一
致しない場合には動作を終了する。
自分の領域内へのポインタであると判断した場合、それ
をアドレスデコーダ１０２，１０６に送り、同時にデレ
ファレンス信号を出力バッファ１１３を経てデレファレ
ンス端子１２０に出す。
をアドレスデコーダ１０２，１０６に送り、同時にデレ
ファレンス信号を出力バッファ１１３を経てデレファレ
ンス端子１２０に出す。
アドレスデコーダ１０２，１０６は前述のデータをメモ
リアドレスとしてデコードし、再度メモリセルを読み出
すことによりデレファレンスを行なう、そして読み出さ
れたデータに前述の操作を再び行なう。
リアドレスとしてデコードし、再度メモリセルを読み出
すことによりデレファレンスを行なう、そして読み出さ
れたデータに前述の操作を再び行なう。
第１図に示すプロログ用メモリ回路に第２図の領域２０
１を割り当てた場合、アドレス２０６をアドレスホール
ドレジスタ１１０にセットし、アドレスＯへのアクセス
を行なえば、出力としてアドレスＳへのポインタ２０５
を受は取る。
１を割り当てた場合、アドレス２０６をアドレスホール
ドレジスタ１１０にセットし、アドレスＯへのアクセス
を行なえば、出力としてアドレスＳへのポインタ２０５
を受は取る。
本発明のプロログ用メモリ回路は、読み出されたデータ
がそのメモリに割り当てられた領域内のアドレスとなる
場合、そのデータをメモリアクセスアドレスとして再び
データを読み出し、そのデータに前述の操作を行なうこ
とができるので、デレファレンスを高速に行なうことが
できるという効果がある。
がそのメモリに割り当てられた領域内のアドレスとなる
場合、そのデータをメモリアクセスアドレスとして再び
データを読み出し、そのデータに前述の操作を行なうこ
とができるので、デレファレンスを高速に行なうことが
できるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
従来の一例を示すブロック図、第３図はポインタの張ら
れたメモリ空間のメモリマツプである。 １０１．１０８・・・・・・アドレスバッファ、１０２
・・・・・・ロウデコーダ、１０３・・・・・・メモリ
セル、１０４・・・・・・入力データコントローラ、１
０５・・・・・・センスアンプ、１０６・・・・・・カ
ラムデコーダ、１０７・・・・・・出力データコントロ
ーラ、１０９・・・用コンハレータ、１１０・・・・・
・アドレスホールドレジスタ、１１１．１１２・・・・
・・入力バッファ、１１３・・・・・・出力バッファ、
１１４・・・・・・２人力ＡＮＤゲート、１１５・・・
・・・反転入力を一つもつ３人力ＡＮＤゲート、１１６
．１１７・・・・・・アドレス入力端子、１１８・・・
・・・データ入力端子、１１９・・・・・・チップイネ
ーブル入力端子、１２０・・・・・・デレファレンス出
力端子、１２１・・・・・・アウトプットイネーブル入
力端子、１２２・・・・・・ライトイネーブル入力端子
、１２３・・・・・・レジスタ入力端子１２３゜ 代理人 弁理士 内 原 晋 第 即 兜 図
従来の一例を示すブロック図、第３図はポインタの張ら
れたメモリ空間のメモリマツプである。 １０１．１０８・・・・・・アドレスバッファ、１０２
・・・・・・ロウデコーダ、１０３・・・・・・メモリ
セル、１０４・・・・・・入力データコントローラ、１
０５・・・・・・センスアンプ、１０６・・・・・・カ
ラムデコーダ、１０７・・・・・・出力データコントロ
ーラ、１０９・・・用コンハレータ、１１０・・・・・
・アドレスホールドレジスタ、１１１．１１２・・・・
・・入力バッファ、１１３・・・・・・出力バッファ、
１１４・・・・・・２人力ＡＮＤゲート、１１５・・・
・・・反転入力を一つもつ３人力ＡＮＤゲート、１１６
．１１７・・・・・・アドレス入力端子、１１８・・・
・・・データ入力端子、１１９・・・・・・チップイネ
ーブル入力端子、１２０・・・・・・デレファレンス出
力端子、１２１・・・・・・アウトプットイネーブル入
力端子、１２２・・・・・・ライトイネーブル入力端子
、１２３・・・・・・レジスタ入力端子１２３゜ 代理人 弁理士 内 原 晋 第 即 兜 図
Claims (1)
- 【特許請求の範囲】 （Ａ）メモリに割り当てられた、メモリ領域のベースア
ドレスを保持するレジスタ、 （Ｂ）デレファレンス信号が供給されない場合は外部ア
ドレス信号をデコードし、供給された場合は前記メモリ
から読み出された出力データを内部アドレス信号として
、デコードする第１と第２のアドレスデコーダ、 （Ｃ）前記メモリから読み出された前記出力データと前
記レジスタの内容を比較し、前記出力データが前記メモ
リに割り当てられた領域内のアドレスの値と一致する場
合は前記デレファレンス信号を外部に出力すると同時に
前記第１と第２のアドレスデコーダに向けて送出し、一
致しない場合は動作終了信号を出力するコンパレータ、 とを含むことを特徴とするプロログ用メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27983588A JPH02126323A (ja) | 1988-11-04 | 1988-11-04 | プロログ用メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27983588A JPH02126323A (ja) | 1988-11-04 | 1988-11-04 | プロログ用メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02126323A true JPH02126323A (ja) | 1990-05-15 |
Family
ID=17616586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27983588A Pending JPH02126323A (ja) | 1988-11-04 | 1988-11-04 | プロログ用メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02126323A (ja) |
-
1988
- 1988-11-04 JP JP27983588A patent/JPH02126323A/ja active Pending
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