JPH02120966A - 情報処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、複数の制御モジュールと、これら複数の制御
モジュールによって共有されるメモリとを、それぞれシ
ングルバスて結合してなる情報処理システムに関する。

（従来の技術） 近年、中央処理装置等を宜する複数の制御モジュールを
、その他のハードウェアやソフトウェアを共有して単一
のシステムとして構成した情報処理システムが注目され
ている。

第２図はこの情報処理システムの構成例を示すブロック
図である。

同図において、１はシステム全体の統括的な制御を行う
中央処理装置等を備えた第１の制御モジュール、２は例
えばイメージプロセッサ等の第１の制御モジュールに対
して下位的な制御を行う第２の制御モジュール、３はこ
れらの制御モジュール１．２により共有される共有メモ
リである。そしてこれらの各構成部は、システム内にお
いてシングルバス４によりそれぞれ接続されている。

次にこのシステムの動作例として第１の制御モジュール
１から第２の制御モジュール２へのブタ転送について説
明する。

この場合、第１の制御モジュール１がらの転送データは
共有メモリ３を介して第２の制御モジュル２に転送され
る。

すなわち、第１の制御モジュール１は、第２の制御モジ
ュール２が処理動作中であった場合の自身の待機状態を
避けるため、無条件的に共有メモリ３へのデータライト
を行う。そして第２の制御モジュール２での処理が終了
すると、共有メモリ３から第２の制御モジュール２への
データ転送が行われる。

しかしながら、このように共有メモリ３を介して各制御
モジュール１．２間のデータ転送を行う情報処理システ
ムでは、−まとまりの転送データを蓄桔できる充分な容
量が共有メモリ３に要求される。特に画像データを処理
するようなシステムでは大容量の共有メモリ３が必要で
あった。

また上述した情報処理システムでは、第２の制御モジュ
ール２の起動状態に係わらず共有メモリ３を介してデー
タ転送が行われるため、これが余分なバス専有時間を発
生させることになってシステム制御の速度が低下すると
いう問題があり、また共有メモリ３の有効利用を害する
原因ともなっていた。

（発明が解決しようとする課８） 本発明は上述した従来の情報処理システムの課題を解決
するためのもので、共有メモリを介すことなく各制御手
段間のデータ転送を実現することで、共有メモリの容量
低減化および有効利用化が図れ、しかもシステム制御の
高速化を図ることのできる情報処理システムの提供を目
的としている。

［発明の構成］ （課題を解決するための手段） 本発明の情報処理システムは上記した目的を達成するた
めに、シングルバス上に、複数の制御手段と、これら複
数の制御手段により共有される共有メモリとを接続し、
ある制御手段がら他の制御手段へのデータ転送を共有メ
モリを介して行う情報処理システムにおいて、ある制御
手段からのデータ転送時に共有メモリの起動を禁止する
メモリ起動禁止手段と、共有メモリの起動禁止状態にお
いである制御手段からのデータ転送に対する応答信号を
共有メモリに代って返送する応答代行手段とを備え、あ
る制御手段からのデータが共有メモリに転送されたかの
如く他の制御手段に直接転送されるよう構成したもので
ある。

（作　用） 本発明の情報処理システムでは、メモリ起動禁止手段に
より、ある制御手段からのデータ転送時に共有メモリの
起動を楚止し、その制御手段からのデータ転送に対し共
有メモリに代って応答信号を応答代行手段が返送するこ
とにより、ある制御手段からの転送データが共有メモリ
に転送されたかの如く他の制御手段に直接転送されるの
で、共有メモリを介すことなく各制御手段間のデータ転
送を行うことができ、この結果、共有メモリの容量低減
化および有効利用化が図れ、しがちシステム制御の高速
化を図ることができる。

（実施例） 以下、本発明の実施例を図面に基づいて説明する。

第１図は本発明の一実施例の情報処理システムの構成を
示すブロック図である。

同図において、１１はシステム全体を統括的に制御する
中央処理装置等を備えた第１の制御モジュール、１２は
例えばイメージプロセッサ等の第１の制御モジュール１
１に対して下位的な制御を行う第２の制御モジュール、
１３は上述した各制御モジュール１１．１２において共
有される共有メモリである。

また１４〜２２はそれぞれ上述した各構成部を接続する
シングルバス内の各信号線を示している。

これらの信号線１４〜２２において、１４はデータ転送
の開始に先立ちバス使用を要求する信号を第１の制御モ
ジュール１１がら第２の制御モジュール１２に転送する
ためのバス使用要求信号線、１５はバス使用要求信号に
対する許可信号を第２の制御モジュール１２がら第１の
制御モジュール１１に転送するためのバス使用許可信号
線、１６は共有メモリ１３や他の制御モジュールに対す
るアドレス指定のためのアドレス信号線、１７は共有メ
モリ１３や他の制御モジュールに対するデータ転送用の
データ線、１８は共有メモリ１３や他の制御モジュール
に対しデータのり一ド／ライトを指示する信号を転送す
るり−ド／ライト信号線、１つは共有メモリ１３を起動
させるための信号を第１の制御モジュール１１から共有
メモリ１３に転送するための第１のメモリ起動信号線で
ある。

また２０は共有メモリ１３の起動を禁止するための信号
を共有メモリ１３に転送するためのメモリ起動禁止手段
としてのメモリ起動楚上信号線であり、このメモリ起動
禁止信号のオン／オフは、第２の制御モジュール１２内
の起動禁止信号設定用フリップフロップ１２ａにおいて
設定される。さらに２１は第２の制御モジュール１２か
ら共有メモリ１３へのメモリ起動信号を転送するための
第２のメモリ起動信号線である。さらにまた２２は共有
メモリ１３の起動状態において、第１の制御モジュール
１１からのデータ転送に対し、共有メモリ１３から第１
の制御モジュール１１への応答信号を転送し、かつ、共
有メモリ１３の起動禁止状態では、共有メモリ１３に代
って第２の制御モジュール１２から第１の制御モジュー
ル１１に応答信号を転送するだめの応答代行手段として
の応答信号線である。

また、上述した共有メモリ１３内部において、２３は第
１の制御モジュール１１からのメモリ起動信号と第２の
制御モジュール１２からのメモリ起動禁止信号との論理
積（ＡＮＤ）をとるＡＮＤゲート、２４はＡＮＤゲート
２３からの出力信号と第２の制御モジュール１２からの
メモリ起動信号との論理和（ＯＲ）をとって共有メモリ
１３の起動オン／オフを最終的に決定するＯＲゲートで
ある。

次にこの実施例システムの動作を説明する。

第１の制御モジュール１１から第２の制御モジュール１
２へのデータ転送を行う場合、まず第１の制御モジュー
ル１１は、第２の制御モジュール１２に対しバス使用要
求信号を送ってバスの使用権利を要求し、そしてバス使
用許可信号の返送に基づき、共有メモリ１３にメモリ起
動信号を出力して、共有メモリ１３へのデータ転送を開
始する。

ここで、第２の制御モジュール１２内の起動禁止信号設
定用フリップフロップ１２ａにおいて「１」がセットさ
れていた場合、メモリ起動禁止信号がａ効（ｒＬｏＪレ
ベル）となる。この結果、ＡＮＤゲート２３からの出力
信号が「Ｌｏ」、さらにＯＲゲート２４からの出力信号
がｒＬｏＪレベルとなって、共有メモリ１３は起動禁止
状態となる。

なお、起動禁止信号設定用フリップフロップ１２ａにお
いて「１」がセットされていることにより、第１の制御
モジュール１１からのメモリ起動信号に対する応答信号
の返送は第２の制御モジュール１２が代って行う。

これにより、第１の制御モジュール１１からのデータ転
送は、共有メモリ１３の起動オン／オフ状態に係わらず
開始される。

したがって、第１の制御モジュール１１からの出力デー
タは、共有メモリ１３に転送されることなく第２の制御
モジュール１２に直接転送される。

そしてこのデータ転送が行われる毎に、共有メモリ１３
に代って第２の制御モジュール１２から第１の制御モジ
ュール１１に応答信号が出力される。

これにより、第１の制御モジュール１１側では、共有メ
モリ１３に対するデータ転送を行う如く動作しながらも
、結果的には第１の制御モジュール１１から第２の制御
モジュール１２へのデータ転送が行われる。

なお、第２の制御モジュール１２において何らかの制御
動作が行われていた場合は、起動禁止信号設定用フリッ
プフロップ１２ａに「０」をセットしてメモリ起動禁止
信号を無効とすることで、第１の制御モジュール１１か
ら共有メモリ１３へのデータ転送も行うことができる。

かくしてこの実施例の情報処理システムによれば、第１
の制御モジュール１１から第２の制御モジュール１２へ
のデータ転送を共有メモリ１３を介すことなく行うこと
ができるので、共有メモリ１３の容量低減化や有効利用
化を図ることができ、しかもシステム全体の制御を高速
化させることもできる。

なお、以上説明した実施例では、システムに２つの制御
モジュールを備えた場合について説明したが、３つ以上
の制御モジュールをシングルバス上に接続したシステム
であっても本発明を応用できることは勿論である。

［発明の効果］ 以上説明したように本発明の情報処理システムによれば
、メモリ起動禁止手段により、ある制御手段からのデー
タ転送時に共有メモリの起動を禁止し、その制御手段か
らのデータ転送に対し共有メモリに代って応答信号を応
答代行手段が返送することにより、ある制御手段からの
転送データが共有メモリに転送されたかの如く他の制御
手段に直接転送されるので、共有メモリを介すことなく
各制御手段間のデータ転送を行うことができ、この結果
、共有メモリの容量低減化および有効利用化が図れ、し
かもシステム制御の高速化を図ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例の情報処理システムの構成を
説明するためのブロック図、第２図は従来からの情報処
理システムの構成を説明するためのブロック図である。 １１・・・第１の制御モジュール、１２・・・第２の制
御モジュール、１２ａ・・・起動禁止信号設定用フリッ
プフロップ、１３・・・共有メモリ、１９・・・第１の
メモリ起動信号線、２０・・・メモリ起動禁止信号線、
２２・・・応答信号線、２３・・・ＡＮＤゲート、２４
・・・ＯＲゲート。 出願人　　　　　株式会社　東芝 代理人　弁理士　須　山　佐　−

Claims (1)

【特許請求の範囲】
1. （１）シングルバス上に、複数の制御手段と、これら複
   数の制御手段により共有される共有メモリとを接続し、
   ある制御手段から他の制御手段へのデータ転送を前記共
   有メモリを介して行う情報処理システムにおいて、前記
   ある制御手段からのデータ転送時に前記共有メモリの起
   動を禁止するメモリ起動禁止手段と、前記共有メモリの
   起動禁止状態において前記ある制御手段からのデータ転
   送に対する応答信号を前記共有メモリに代って返送する
   応答代行手段とを備え、前記ある制御手段からのデータ
   が前記共有メモリに転送されたかの如く前記他の制御手
   段に直接転送されるよう構成したことを特徴とする情報
   処理システム。