JPH02119401A - マイクロ波集積回路 - Google Patents
マイクロ波集積回路Info
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- JPH02119401A JPH02119401A JP63273844A JP27384488A JPH02119401A JP H02119401 A JPH02119401 A JP H02119401A JP 63273844 A JP63273844 A JP 63273844A JP 27384488 A JP27384488 A JP 27384488A JP H02119401 A JPH02119401 A JP H02119401A
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- Japan
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- electrode
- substrate
- integrated circuit
- microwave integrated
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Landscapes
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- Waveguides (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マイクロ波集積回路に関するものである。
第３図は従来のマイクロ波集積回路の一例としてのマイ
クロ波集積回路（以下、ＭＩＣと称す）を示す回路図で
ある。
クロ波集積回路（以下、ＭＩＣと称す）を示す回路図で
ある。
この図において、Ｑｌ−Ｑ２は電界効果トランジスタ（
以下、ＦＥＴと略す） 、Ｐｌ ”Ｐ９はマイクロスト
リップ線路、Ｃｌ−Ｃ７はキャパシタ、Ｎ！〜Ｎ６は電
極パッド、Ｇ１−Ｇ１１ｉは基板に開孔された穴（バイ
アホール）を通して基板裏面電極に接地されているバイ
アホールグランドである。
以下、ＦＥＴと略す） 、Ｐｌ ”Ｐ９はマイクロスト
リップ線路、Ｃｌ−Ｃ７はキャパシタ、Ｎ！〜Ｎ６は電
極パッド、Ｇ１−Ｇ１１ｉは基板に開孔された穴（バイ
アホール）を通して基板裏面電極に接地されているバイ
アホールグランドである。
次に第４． ５． ６図は第３図の回路に相当するマイ
クロ波集積回路の素子構造の一例を示し、第４図は上面
図、第５図は下面図、第６図は横断面図である。
クロ波集積回路の素子構造の一例を示し、第４図は上面
図、第５図は下面図、第６図は横断面図である。
次に作用について説明する。
従来のマイクロ波集積回路は、基板１の裏面全面に基板
裏面電極２を形成しており、この基板裏面電極２は、マ
イクロストリップ線路Ｐ１〜Ｐ９の接地面となっている
。また、バイアホールグランドＧｌ−ＧＧは基板に開孔
されたバイアホールを通して基板裏面電極２に接地され
ており、この構造は寄生インダクタンスを小さくするこ
とが出来る、熱抵抗を小さくすることが出来るなどの利
点を存する。
裏面電極２を形成しており、この基板裏面電極２は、マ
イクロストリップ線路Ｐ１〜Ｐ９の接地面となっている
。また、バイアホールグランドＧｌ−ＧＧは基板に開孔
されたバイアホールを通して基板裏面電極２に接地され
ており、この構造は寄生インダクタンスを小さくするこ
とが出来る、熱抵抗を小さくすることが出来るなどの利
点を存する。
しかし、第３図に示すようなマイクロ波集積回路におい
ては、初段増幅器と第２段増幅器との間のキャパシタＣ
４の耐圧は、集積回路形成プロセス終了後には測定する
ことが出来ず、このキャパシタＣ４の耐圧を保証するこ
とはできないという信頼性試験上の問題があった。なぜ
なら、バイアホールグランドＧ２．Ｇ３．Ｇ４は基板裏
面電極２を通して電気的につながっているため、電極パ
ッドＮ３とＮ４との間には、−電極パッドＮ４からＦＥ
ＴＱ２のゲート・ソース、バイアホールグランドＧ５．
バイアホールグランドＧ２．ＦＥＴＱｌのソース−ドレ
インを通って電極パッドＮ３に至る電流経路があり、電
極パッドＮ３とＮ４間の耐圧は、キャパシタＣ４の耐圧
ではなく、ＦＥＴＱ２のゲート・ソース間耐圧、又は、
ＦＥＴＱＩのソース・ドレイン間耐圧で決まってしまう
からである。
ては、初段増幅器と第２段増幅器との間のキャパシタＣ
４の耐圧は、集積回路形成プロセス終了後には測定する
ことが出来ず、このキャパシタＣ４の耐圧を保証するこ
とはできないという信頼性試験上の問題があった。なぜ
なら、バイアホールグランドＧ２．Ｇ３．Ｇ４は基板裏
面電極２を通して電気的につながっているため、電極パ
ッドＮ３とＮ４との間には、−電極パッドＮ４からＦＥ
ＴＱ２のゲート・ソース、バイアホールグランドＧ５．
バイアホールグランドＧ２．ＦＥＴＱｌのソース−ドレ
インを通って電極パッドＮ３に至る電流経路があり、電
極パッドＮ３とＮ４間の耐圧は、キャパシタＣ４の耐圧
ではなく、ＦＥＴＱ２のゲート・ソース間耐圧、又は、
ＦＥＴＱＩのソース・ドレイン間耐圧で決まってしまう
からである。
この発明は上記のような問題点を解消するためになされ
たもので、キャパシタＣ４のような股間のキャパシタの
耐圧を測定することが出来、信頼性試験上の問題のない
マイクロ波集積回路を得ることを目的とする。
たもので、キャパシタＣ４のような股間のキャパシタの
耐圧を測定することが出来、信頼性試験上の問題のない
マイクロ波集積回路を得ることを目的とする。
この発明に係るマイクロ波集積回路は、基板裏面電極を
二つ以上の電極に分離することによって、バイアホール
グランドを介しての段間の電極ノード間の電流経路をな
くシ、段間のキャパシタについても耐圧を測定できるよ
うにしたものである。
二つ以上の電極に分離することによって、バイアホール
グランドを介しての段間の電極ノード間の電流経路をな
くシ、段間のキャパシタについても耐圧を測定できるよ
うにしたものである。
この発明においては、基板裏面電極を二つ以上の電極に
分離して形成したので、マイクロ波集積回路のバイアホ
ールグランドの一部を電気的に浮かせてこれを含む一部
の回路を他の回路部分と電気的に切り離すことが出来、
股間のキャパシタの耐圧などを精度良く測定することが
出来る。
分離して形成したので、マイクロ波集積回路のバイアホ
ールグランドの一部を電気的に浮かせてこれを含む一部
の回路を他の回路部分と電気的に切り離すことが出来、
股間のキャパシタの耐圧などを精度良く測定することが
出来る。
以下、この発明の実施例を図について説明する。
第１，２図は本発明の一実施例によるマイクロ波集積回
路を示し、第１図は基板下面図、第２図は横断面図であ
り、上面図は第４図と同じである。
路を示し、第１図は基板下面図、第２図は横断面図であ
り、上面図は第４図と同じである。
図において、１は基板、２及び３は二つの電極に分離し
て形成された基板裏面電極、Ｇｔ−Ｇｅはバイアホール
グランドである。
て形成された基板裏面電極、Ｇｔ−Ｇｅはバイアホール
グランドである。
第１図において、バイアホールグランドＧｌ。
Ｇ２．Ｇ３は基板裏面電極８と電気的につながっており
、バイアホールグランドＧ４．Ｇ５．ＧＢは基板裏面電
極２と電気的につながっている。しかし、基板裏面電極
２と基板裏面電極３は選択的に形成、又は、エツチング
に゛より分離形成されており、電気的にはつながってい
ない。
、バイアホールグランドＧ４．Ｇ５．ＧＢは基板裏面電
極２と電気的につながっている。しかし、基板裏面電極
２と基板裏面電極３は選択的に形成、又は、エツチング
に゛より分離形成されており、電気的にはつながってい
ない。
次に動作について説明する。
基板裏面電極２と基板裏面電極３は電気的に絶縁されて
いるので、第３図において、バイアホールグランドＧ２
と０５とは電気的に絶縁されており、電極パッドＮ４か
らＦＥＴＱ２のゲート・ソース、バイアホールグランド
Ｇ５．バイアホールグランドＧ２．ＦＥＴＱＩのソース
−ドレインを通って電極パッドＮ３に流れる電流経路が
ないため、電極パッドＮ３とＮ４との間に電圧を印加す
ることにより初段増幅器と第２段増幅器との間の段間容
量Ｃ４の耐圧を精度良く測定することが出来る。
いるので、第３図において、バイアホールグランドＧ２
と０５とは電気的に絶縁されており、電極パッドＮ４か
らＦＥＴＱ２のゲート・ソース、バイアホールグランド
Ｇ５．バイアホールグランドＧ２．ＦＥＴＱＩのソース
−ドレインを通って電極パッドＮ３に流れる電流経路が
ないため、電極パッドＮ３とＮ４との間に電圧を印加す
ることにより初段増幅器と第２段増幅器との間の段間容
量Ｃ４の耐圧を精度良く測定することが出来る。
この段間キャパシタの耐圧などのＤＣ試験は、マイクロ
波集積回路を絶縁体上に乗せて測定を行うが、高周波動
作試験においては、マイクロ波集積回路を金メツキなど
の施された良導電体上に乗せ、基板裏面電極２と３とを
電気的に短絡させることにより、従来通り正しく測定す
ることが出来る。また、マイクロ波集積回路をモジュー
ルなどに実装する際には、基板裏面電極２と３とを半田
材などで短絡させることは言うまでもない。
波集積回路を絶縁体上に乗せて測定を行うが、高周波動
作試験においては、マイクロ波集積回路を金メツキなど
の施された良導電体上に乗せ、基板裏面電極２と３とを
電気的に短絡させることにより、従来通り正しく測定す
ることが出来る。また、マイクロ波集積回路をモジュー
ルなどに実装する際には、基板裏面電極２と３とを半田
材などで短絡させることは言うまでもない。
なお、上記実施例では、２段増幅器の場合について説明
したが、本発明は３段、４段以上の増幅器にも適用でき
、上記と同様の作用および効果が得られることは勿論で
ある。また、本発明は増幅器に限らず、あらゆるマイク
ロ波回路についても同様に適用可能である。また、セラ
ミック基板、アルミナ基板、サファイヤ基板などを用い
たマイクロ波集積回路、砒化ガリウムを用いたモノリシ
ックマイクロ波集積回路など、基板の種類に依らず同様
の作用および効果が得られる。
したが、本発明は３段、４段以上の増幅器にも適用でき
、上記と同様の作用および効果が得られることは勿論で
ある。また、本発明は増幅器に限らず、あらゆるマイク
ロ波回路についても同様に適用可能である。また、セラ
ミック基板、アルミナ基板、サファイヤ基板などを用い
たマイクロ波集積回路、砒化ガリウムを用いたモノリシ
ックマイクロ波集積回路など、基板の種類に依らず同様
の作用および効果が得られる。
以上のように、この発明によれば、基板裏面電極を二つ
以上の電極に分離して形成したので、段間のキャパシタ
の耐圧などを精度良く測定することが出来、信頼性の高
いマイクロ波集積回路を得られる効果がある。
以上の電極に分離して形成したので、段間のキャパシタ
の耐圧などを精度良く測定することが出来、信頼性の高
いマイクロ波集積回路を得られる効果がある。
第１図、第２図はこの発明の一実施例によるマイクロ波
集積回路の下面図及び横断面図、第３図。 第４図、第５図、第６図は従来のマイクロ波集積回路の
回路図、上面図、下面図及び横断面図であ１は基板、２
，３は基板裏面電極、Ｑｌ −Ｑ２はＦＥＴ、ＰＩ−Ｐ
９はマイクロストリップ線路。 Ｃｌ−Ｃ７はキャパシタ、Ｎ１−Ｎ３は電極パッド、Ｇ
１−Ｇ３はバイアホールグランドである。 なお図中同一符号は同−又は相当部分を示す。
集積回路の下面図及び横断面図、第３図。 第４図、第５図、第６図は従来のマイクロ波集積回路の
回路図、上面図、下面図及び横断面図であ１は基板、２
，３は基板裏面電極、Ｑｌ −Ｑ２はＦＥＴ、ＰＩ−Ｐ
９はマイクロストリップ線路。 Ｃｌ−Ｃ７はキャパシタ、Ｎ１−Ｎ３は電極パッド、Ｇ
１−Ｇ３はバイアホールグランドである。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １） マイクロ波集積回路基板の一主面上にマイクロ波
線路を含む回路素子が形成され、 この基板の裏面に前記マイクロ波線路の接地面となる基
板裏面電極が形成され、 前記主面に形成された回路素子が少なくとも２ケ所以上
の基板に開孔されたバイアホールを通して前記基板裏面
電極に接地されているマイクロ波集積回路において、 前記開孔されたバイアホールの一つが、前記基板裏面電
極を通じて他のバイアホールと電気的につながらないよ
う、前記基板裏面電極が、それぞれ少なくとも１つ以上
のバイアホールを含む、二つ以上の電極に分離して形成
されていることを特徴とするマイクロ波集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63273844A JPH02119401A (ja) | 1988-10-28 | 1988-10-28 | マイクロ波集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63273844A JPH02119401A (ja) | 1988-10-28 | 1988-10-28 | マイクロ波集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02119401A true JPH02119401A (ja) | 1990-05-07 |
Family
ID=17533334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63273844A Pending JPH02119401A (ja) | 1988-10-28 | 1988-10-28 | マイクロ波集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02119401A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102254840A (zh) * | 2010-05-18 | 2011-11-23 | 宏宝科技股份有限公司 | 半导体结构及其制造方法 |
-
1988
- 1988-10-28 JP JP63273844A patent/JPH02119401A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102254840A (zh) * | 2010-05-18 | 2011-11-23 | 宏宝科技股份有限公司 | 半导体结构及其制造方法 |
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