JPH02117167A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH02117167A JPH02117167A JP63271856A JP27185688A JPH02117167A JP H02117167 A JPH02117167 A JP H02117167A JP 63271856 A JP63271856 A JP 63271856A JP 27185688 A JP27185688 A JP 27185688A JP H02117167 A JPH02117167 A JP H02117167A
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000012360 testing method Methods 0.000 claims abstract description 19
- 230000002159 abnormal effect Effects 0.000 claims abstract description 7
- 238000012544 monitoring process Methods 0.000 claims abstract description 4
- 230000005856 abnormality Effects 0.000 claims description 7
- 238000012795 verification Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 229920000742 Cotton Polymers 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は大規模機能ブロックの試験回路を有する半導体
集積回路に関する。
集積回路に関する。
一般に、半導体集積回路に複数の大規模機能ブロックが
使用されている場合には、第２図に示すように半導体集
積回路３０内の同一機能の大規模機能ブロック３１〜３
３は各々独立に配設され、かつ各大規模機能ブロック３
１ （３２，３３）の入力信号端子３１ａ （３２ａ
、３３ａ）と出力信号端子３１ｂ （３２ｂ３３ｂ）と
が半導体集積回路３０内に納められた状態で図示しない
他の回路に接続されていた。
使用されている場合には、第２図に示すように半導体集
積回路３０内の同一機能の大規模機能ブロック３１〜３
３は各々独立に配設され、かつ各大規模機能ブロック３
１ （３２，３３）の入力信号端子３１ａ （３２ａ
、３３ａ）と出力信号端子３１ｂ （３２ｂ３３ｂ）と
が半導体集積回路３０内に納められた状態で図示しない
他の回路に接続されていた。
従って、大規模機能ブロック３１〜３３の動作等の試験
をするにあたって、従来は、大曳′ＪＡｕ能ブロック３
１〜３３の各々を別々に試験していた。
をするにあたって、従来は、大曳′ＪＡｕ能ブロック３
１〜３３の各々を別々に試験していた。
上述した従来の半導体集積回路３０にあっては、大規模
機能ブロック３１〜３３の動作等の試験を各大規模機能
ブロック３１（〜３３）毎、別々に行わなければならな
かったため、試験作業に長時間を要し、かつ煩雑な作業
を強いるという欠点があった。
機能ブロック３１〜３３の動作等の試験を各大規模機能
ブロック３１（〜３３）毎、別々に行わなければならな
かったため、試験作業に長時間を要し、かつ煩雑な作業
を強いるという欠点があった。
本発明は、同一機能の複数の大規模機能ブロックを有す
る半導体集積回路であって、 前記大規模機能ブロックの入力側に設けられ、同一の試
験信号を前記大規模機能ブロックの各々に供給する入力
信号選択回路と、 前記大規模機能ブロックの出力側に設けられ、前記試験
信号に基づいて大規模機能ブロックの各々から出力され
た複数の出力信号を照合することにより、大規模機能ブ
ロックの異常を検出する照合回路と、 大規模機能ブロックの各々から出力された前記複数の出
力信号の各々を順次選択して異常の大規模機能ブロック
を検出するモニタ用の出力１３号選択回路とを備えてい
ることを特徴とする。
る半導体集積回路であって、 前記大規模機能ブロックの入力側に設けられ、同一の試
験信号を前記大規模機能ブロックの各々に供給する入力
信号選択回路と、 前記大規模機能ブロックの出力側に設けられ、前記試験
信号に基づいて大規模機能ブロックの各々から出力され
た複数の出力信号を照合することにより、大規模機能ブ
ロックの異常を検出する照合回路と、 大規模機能ブロックの各々から出力された前記複数の出
力信号の各々を順次選択して異常の大規模機能ブロック
を検出するモニタ用の出力１３号選択回路とを備えてい
ることを特徴とする。
本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例に係る半導体集積回路のブロ
ック図である。
ック図である。
半導体集積回路は、大規模機能ブロック１ （〜３）と
入力信号端子４（〜６）との間に設けられた入力信号選
択回路７ （〜９）と、大規模機能ブロック１〜３の出
力側に設けられた照合回路１０と、同じく大規模機能ブ
ロック１〜３の出力側に設けられた出力信号選択回路１
１とを備えている。
入力信号端子４（〜６）との間に設けられた入力信号選
択回路７ （〜９）と、大規模機能ブロック１〜３の出
力側に設けられた照合回路１０と、同じく大規模機能ブ
ロック１〜３の出力側に設けられた出力信号選択回路１
１とを備えている。
入力信号選択回路７（〜９）は、２つのＡＮＤゲート７
ａ （〜９ａ）、７ｂ （〜９ｂ） と、１つのＯ
Ｒゲート７ｃ（〜９ｃ）とによりなる。ＡＮＤゲート？
ａ（〜９ａ）は、２人力力式であり、一方の入力線７ａ
＋（〜９ａ＋）が試験信号端子１２に接続され、他方の
入力線７ａ２（〜９ａ２）がモード設定信号端子１３に
接続されている。またＡＮＤゲート７ｂ（〜９ｂ）は、
一方の入力線７ｂ＋（〜９ｂ１）が入力信号端子４ （
〜６）に接続され、他方の入力線７ｂ２（〜９ｂ２）が
モード設定信号端子１３に接続された状態で配設されて
いる。
ａ （〜９ａ）、７ｂ （〜９ｂ） と、１つのＯ
Ｒゲート７ｃ（〜９ｃ）とによりなる。ＡＮＤゲート？
ａ（〜９ａ）は、２人力力式であり、一方の入力線７ａ
＋（〜９ａ＋）が試験信号端子１２に接続され、他方の
入力線７ａ２（〜９ａ２）がモード設定信号端子１３に
接続されている。またＡＮＤゲート７ｂ（〜９ｂ）は、
一方の入力線７ｂ＋（〜９ｂ１）が入力信号端子４ （
〜６）に接続され、他方の入力線７ｂ２（〜９ｂ２）が
モード設定信号端子１３に接続された状態で配設されて
いる。
入力線７ｂ２（〜９ｂ２）はモード設定信号端子１３か
らの信号を反転する機能を有する。ＯＲゲート７ｃ （
〜９ｃ）は、ＡＮＤゲート７ａ（〜９ａ）の出力綿７ａ
３（〜９ａ３）とＡＮＤゲート７ｂ（〜９ｂ）の出力線
７ｂｆｆ（〜９ｂ３）とを各々入力線とする２人力力式
のＯＲゲートで、その出力側は大規模機能ブロック１
（〜３）に接続されている。
らの信号を反転する機能を有する。ＯＲゲート７ｃ （
〜９ｃ）は、ＡＮＤゲート７ａ（〜９ａ）の出力綿７ａ
３（〜９ａ３）とＡＮＤゲート７ｂ（〜９ｂ）の出力線
７ｂｆｆ（〜９ｂ３）とを各々入力線とする２人力力式
のＯＲゲートで、その出力側は大規模機能ブロック１
（〜３）に接続されている。
照合回路１３は、２つの排他的ＮＯＲ（ＥＸＣＬＵＳ
Ｉ ＶＥ−ＮＯＲ）１０ａ、１０ｂと、１つのＡＮＤゲ
ート１０ｃとによりなる。ＥＸＣＬＵＳ Ｉ ＶＥ・Ｎ
０Ｒ１０ａは、大規模機能ブロック１の出力線１４と大
規模機能ブロック２の出力綿１５とを各々入力線とする
２人力力式（７）ＥＸＣＬＵＳ Ｉ ＶＥ −ＮＯＲで
ある。ＥＸＣＬＵＳ Ｉ ＶＥ・Ｎ０Ｒ１０ｂも同様に
２人力力式で、大規模機能ブロック２の出力線１５と大
規模機能ブロック３の出力線１６とを入力線としている
。ＡＮＤゲート１０ｃは、ＥＸＣＬＵＳ Ｉ ＶＥ −
Ｎ０Ｒ１０ａの出力線１０ａ＋ とＥＸＣＬＵＳ ＩＶ
Ｅ−ＮＯＲ１０ｂの出力線１０ｂ＋ とを各々入力線と
する２人力力式のＡＮＤゲートで、その出力側は照合端
子１７に接続されている。
Ｉ ＶＥ−ＮＯＲ）１０ａ、１０ｂと、１つのＡＮＤゲ
ート１０ｃとによりなる。ＥＸＣＬＵＳ Ｉ ＶＥ・Ｎ
０Ｒ１０ａは、大規模機能ブロック１の出力線１４と大
規模機能ブロック２の出力綿１５とを各々入力線とする
２人力力式（７）ＥＸＣＬＵＳ Ｉ ＶＥ −ＮＯＲで
ある。ＥＸＣＬＵＳ Ｉ ＶＥ・Ｎ０Ｒ１０ｂも同様に
２人力力式で、大規模機能ブロック２の出力線１５と大
規模機能ブロック３の出力線１６とを入力線としている
。ＡＮＤゲート１０ｃは、ＥＸＣＬＵＳ Ｉ ＶＥ −
Ｎ０Ｒ１０ａの出力線１０ａ＋ とＥＸＣＬＵＳ ＩＶ
Ｅ−ＮＯＲ１０ｂの出力線１０ｂ＋ とを各々入力線と
する２人力力式のＡＮＤゲートで、その出力側は照合端
子１７に接続されている。
出力信号選択回路１１は、３つのＡＮＤゲート１１ａ〜
１１Ｃと、１つのＯＲゲートｌｉｄと、デコーダ（ＤＥ
Ｃ）ｌｌｅとによりなる。ＡＮＤゲート１ｌａ（ｌｌｂ
、１ｌｃ）は、大規模機能ブロック１ （２゜３）の出
力を取り出し可能な出力端子１８ （１９，２０）を有
した出力線１４ （１５，１６）とＤＥＣｌｌｅの出力
綿１１ ｅ １（１１ｅ ２．１１ ｅ ３）とを各々
入力線とする２人力方式のＡＮＤゲートである。ＯＲゲ
ーＨ１ｄは、ＡＮＤゲー目ｌａ〜１１Ｃの出力線１１ａ
１〜１１ｃ１を入力線とする３人力力式のＯＲゲートで
、その出力側は出力信号端子２１に接続されている。
１１Ｃと、１つのＯＲゲートｌｉｄと、デコーダ（ＤＥ
Ｃ）ｌｌｅとによりなる。ＡＮＤゲート１ｌａ（ｌｌｂ
、１ｌｃ）は、大規模機能ブロック１ （２゜３）の出
力を取り出し可能な出力端子１８ （１９，２０）を有
した出力線１４ （１５，１６）とＤＥＣｌｌｅの出力
綿１１ ｅ １（１１ｅ ２．１１ ｅ ３）とを各々
入力線とする２人力方式のＡＮＤゲートである。ＯＲゲ
ーＨ１ｄは、ＡＮＤゲー目ｌａ〜１１Ｃの出力線１１ａ
１〜１１ｃ１を入力線とする３人力力式のＯＲゲートで
、その出力側は出力信号端子２１に接続されている。
次に、本実施例に係る半導体集積回路の動作について説
明する。
明する。
大規模ａ能ブロック１〜３の試験を行わない所謂通常動
作の場合には、試験信号端子１２から人力する試験信号
端子ａとモード設定信号端子１３から入力するモード設
定信号すを共に論理ｒＯＪ （Ｌ状態）にする。
作の場合には、試験信号端子１２から人力する試験信号
端子ａとモード設定信号端子１３から入力するモード設
定信号すを共に論理ｒＯＪ （Ｌ状態）にする。
入力信号選択回路７ （８，９）のＡＮＤゲート７ａ
（８ａ、９ａ）に人力線７ ａｌ（８ａ、、９ ａ
、）と７ Ｃ２（８ａｘ、 ９３ｘ）とを介して入力し
た試験信号ａとモード設定信号すはＬ状態の信号Ｃ。
（８ａ、９ａ）に人力線７ ａｌ（８ａ、、９ ａ
、）と７ Ｃ２（８ａｘ、 ９３ｘ）とを介して入力し
た試験信号ａとモード設定信号すはＬ状態の信号Ｃ。
（Ｃ２，Ｃ：ｌ）となって出力し、−友人力線７ｂ＋（
８ｂｌ、 ９ ｂｌ）と７ ｂｚ （８ｂｚ、 ９ ｂ
ｚ）とを介してＡＮＤゲート７ｂ （８ｂ、９ｂ）に入
力した人力信号Ｉｔ（１２，１３）とモード設定信号す
は入力信号１＋（Ｉｇ、Ｉａ）と同じ状態（Ｈ又はＬ状
態）の信号ｄ＋（ｄｚ、ｄｚ）となって出力する。これ
らの信号ｃｌ （ｃｚ、 ｃ：ｌ）とｄ＋（ｄｚ、ｄ：
＋）はＯＲゲート７ｃ （８ｃ、９ｃ）に入力し、Ｏ
Ｒゲート７ｃ （８ｃ、９ｃ）が入力信号ｒ＋（Ｉｚ
、Ｉｄと同じ状態の信号を大規模機能ブロック１ （
２，３）に入力し、大規模機能ブロック１ （２，３
）がその出力信号を出力端子１８ （１９，２０）に送
出する。
８ｂｌ、 ９ ｂｌ）と７ ｂｚ （８ｂｚ、 ９ ｂ
ｚ）とを介してＡＮＤゲート７ｂ （８ｂ、９ｂ）に入
力した人力信号Ｉｔ（１２，１３）とモード設定信号す
は入力信号１＋（Ｉｇ、Ｉａ）と同じ状態（Ｈ又はＬ状
態）の信号ｄ＋（ｄｚ、ｄｚ）となって出力する。これ
らの信号ｃｌ （ｃｚ、 ｃ：ｌ）とｄ＋（ｄｚ、ｄ：
＋）はＯＲゲート７ｃ （８ｃ、９ｃ）に入力し、Ｏ
Ｒゲート７ｃ （８ｃ、９ｃ）が入力信号ｒ＋（Ｉｚ
、Ｉｄと同じ状態の信号を大規模機能ブロック１ （
２，３）に入力し、大規模機能ブロック１ （２，３
）がその出力信号を出力端子１８ （１９，２０）に送
出する。
これにより図示しない他の回路へ出力端子１８（１９゜
２０）を介して大規模機能ブロック１ （２，３）の
出力信号が伝達される。
２０）を介して大規模機能ブロック１ （２，３）の
出力信号が伝達される。
大規模機能ブロック１〜３の試験を行う場合には、試験
信号ａとモード設定信号すを共に論理ｒｌＪ（１−１状
態）にする。当然にこの場合の入力信号１１〜■３は聡
てＬ状態である。尚、理解を容易にするため、大規模機
能ブロック３に異常があるとして説明する。
信号ａとモード設定信号すを共に論理ｒｌＪ（１−１状
態）にする。当然にこの場合の入力信号１１〜■３は聡
てＬ状態である。尚、理解を容易にするため、大規模機
能ブロック３に異常があるとして説明する。
共にＨ状態の試験信号ａとモード設定信号すが入力信号
選択回路７ （８，９）に入力すると、入力信号選択回
路７ （８，９）からはＩ４状態の信号が出力され大規
模機能ブロック１ （２，３）に到る。
選択回路７ （８，９）に入力すると、入力信号選択回
路７ （８，９）からはＩ４状態の信号が出力され大規
模機能ブロック１ （２，３）に到る。
大規模機能ブロック１と２は、正常であるから、大規模
機能ブロック１と２からの出力信号ｅ１と０２は同−値
例えば共にｌ］状態である。一方、大規模機能ブロック
３は異常であるから、その出力信号ｅ３はＬ状態である
。
機能ブロック１と２からの出力信号ｅ１と０２は同−値
例えば共にｌ］状態である。一方、大規模機能ブロック
３は異常であるから、その出力信号ｅ３はＬ状態である
。
出力信号ｅ、とＣ２は、照合回路１０のＥＸＣＬＵＳ
Ｉ ＶＥ ・Ｎ０Ｒ１０ａに入力し、出力信号ｅ２とＣ
３は、ＥＸＣＬＵＳ ｒ ＶＥ −Ｎ０Ｒ１０ｂに入力
する。出力信号ｅ１とＣ２は、共にＨ状態であるからＥ
ＸＣＬＵＳ Ｉ ＶＥ ＝ Ｎ０ＲＩＯａはＩＩ状態の
信号ｆ１をＡＮＤゲー１１０ｃに出力する。またＨ状態
の出力信号ｅ２とＬ状態の出力信号ｅ３を入力した［Ｅ
ＸＣＬＵＳ Ｉ ＶＥ −Ｎ０Ｒ１０ｂは、Ｌ状態の信
号ｆ２をＡＮＤゲートＩＯＣに出力する。
Ｉ ＶＥ ・Ｎ０Ｒ１０ａに入力し、出力信号ｅ２とＣ
３は、ＥＸＣＬＵＳ ｒ ＶＥ −Ｎ０Ｒ１０ｂに入力
する。出力信号ｅ１とＣ２は、共にＨ状態であるからＥ
ＸＣＬＵＳ Ｉ ＶＥ ＝ Ｎ０ＲＩＯａはＩＩ状態の
信号ｆ１をＡＮＤゲー１１０ｃに出力する。またＨ状態
の出力信号ｅ２とＬ状態の出力信号ｅ３を入力した［Ｅ
ＸＣＬＵＳ Ｉ ＶＥ −Ｎ０Ｒ１０ｂは、Ｌ状態の信
号ｆ２をＡＮＤゲートＩＯＣに出力する。
従ってＡＮＤゲートｌＯｃは、Ｌ状態の信号を照合端子
１７に出力する。
１７に出力する。
尚、大規模機能ブロック１〜３が総て正常動作を行う場
合には、出力信号ｅ１〜ｅ３は同一の値例えば総てＨ状
態である。■］状態の出力信号ｅ（Ｃ３）と８２が人力
したＥＸＣＬＵＳ Ｉ ＶＥ −Ｎ０Ｒ１Ｏａ （１０
ｂ）は、Ｈ状態の信号ｆ＋（ｒｚ）をＡＮＤゲートＩＯ
Ｃに出力することから、ＡＮＤゲＨＯｃはト■状態の信
号を照合端子１７に出力する。
合には、出力信号ｅ１〜ｅ３は同一の値例えば総てＨ状
態である。■］状態の出力信号ｅ（Ｃ３）と８２が人力
したＥＸＣＬＵＳ Ｉ ＶＥ −Ｎ０Ｒ１Ｏａ （１０
ｂ）は、Ｈ状態の信号ｆ＋（ｒｚ）をＡＮＤゲートＩＯ
Ｃに出力することから、ＡＮＤゲＨＯｃはト■状態の信
号を照合端子１７に出力する。
出力信号０１〜ｅ３が共にＬ状態の場合にも同様にして
ＡＮＤゲートｌｏｃからはＨ状態の信号が出力される。
ＡＮＤゲートｌｏｃからはＨ状態の信号が出力される。
この結果、照合端子１７を介してＡＮＤゲート１０Ｃの
出力信号を測定することで大規模機能ブロック１〜３の
いずれかに異常があるか否かを検査することができる。
出力信号を測定することで大規模機能ブロック１〜３の
いずれかに異常があるか否かを検査することができる。
本例の場合には、ＡＮＤゲート１０ｃからの出力信号は
Ｌ状態であるから大規Ｈ能ブロック１〜３のいずれかに
異常があることが知られる。
Ｌ状態であるから大規Ｈ能ブロック１〜３のいずれかに
異常があることが知られる。
大規模機能ブロック１〜３のいずれの大規模機能ブロッ
クに異常があるかを知るには、出力信号選択回路１１を
動作させ、出力信号端子２１に出力させた大成８１機能
プロ・ツク１ （〜３）の出力１ｈぢｅ＋（〜ｅｆｆ）
をモニタすることにより行う。
クに異常があるかを知るには、出力信号選択回路１１を
動作させ、出力信号端子２１に出力させた大成８１機能
プロ・ツク１ （〜３）の出力１ｈぢｅ＋（〜ｅｆｆ）
をモニタすることにより行う。
即ち、大規模機能ブロック１の出力信号ｅ２を出力信号
端子２１に出力させる場合には、ＤＥＣＩＩｅを制御信
号ｇ＋、ｇｚで制？ＩＩＩすることにより、出力綿ＩＩ
ｅ ＋１１１ ｅ Ｚ、１１ ｅ ｘに各々Ｈ，１，
、、Ｌ状態の信号り、、ｈ２．ｈ、を出力させ、また大
規模機能ブロック２の出力信号ｅ２を出力信号２１に出
力させる場合には、ＤＥＣｌｌｅからり、Ｈ，Ｌ状態の
信号り、、ｈ２．ｈ３を出力させ、大規模機能ブロック
３のＬ状態の出力１８号ｅ３を出力させる場合には、Ｌ
、 Ｌ、 Ｈ状態の信号ｈ＋、ｈ２．ｈｓを出力さ
せる。
端子２１に出力させる場合には、ＤＥＣＩＩｅを制御信
号ｇ＋、ｇｚで制？ＩＩＩすることにより、出力綿ＩＩ
ｅ ＋１１１ ｅ Ｚ、１１ ｅ ｘに各々Ｈ，１，
、、Ｌ状態の信号り、、ｈ２．ｈ、を出力させ、また大
規模機能ブロック２の出力信号ｅ２を出力信号２１に出
力させる場合には、ＤＥＣｌｌｅからり、Ｈ，Ｌ状態の
信号り、、ｈ２．ｈ３を出力させ、大規模機能ブロック
３のＬ状態の出力１８号ｅ３を出力させる場合には、Ｌ
、 Ｌ、 Ｈ状態の信号ｈ＋、ｈ２．ｈｓを出力さ
せる。
本発明の半導体集積回路は、以上説明したように構成さ
れているため、以下の効果がある。
れているため、以下の効果がある。
（イ）複数の大規模機能ブロックを同時に試験すること
ができる。
ができる。
（ロ）照合回路によって大規模機能ブロックの異常を検
知することができ、テストパターンの短縮と試験時間の
短縮を図ることができる。
知することができ、テストパターンの短縮と試験時間の
短縮を図ることができる。
（ハ）出力信号選択回路を設けたため、どの大規模機能
ブロックが異常かを知ることができ、この結果異常の大
規模機能ブロックを正常の大規模機能ブロックから切り
分けることができる。
ブロックが異常かを知ることができ、この結果異常の大
規模機能ブロックを正常の大規模機能ブロックから切り
分けることができる。
第１図は本発明の一実施例に係る半導体集積回路のブロ
ック図、 第２図は従来の半導体集積回路を示すブロック図である
。 １〜３・・・大規模機能ブロック ７・・・・・入力信号選択回路 １０・・・・・照合回路 １１・・・・・出力信号選択回路 代理人 弁理士 岩 佐 義 幸
ック図、 第２図は従来の半導体集積回路を示すブロック図である
。 １〜３・・・大規模機能ブロック ７・・・・・入力信号選択回路 １０・・・・・照合回路 １１・・・・・出力信号選択回路 代理人 弁理士 岩 佐 義 幸
Claims (1)
- （１）同一機能の複数の大規模機能ブロックを有する半
導体集積回路であって、 前記大規模機能ブロックの入力側に設けられ、同一の試
験信号を前記大規模機能ブロックの各々に供給する入力
信号選択回路と、 前記大規模機能ブロックの出力側に設けられ、前記試験
信号に基づいて大規模機能ブロックの各々から出力され
た複数の出力信号を照合することにより、大規模機能ブ
ロックの異常を検出する照合回路と、 大規模機能ブロックの各々から出力された前記複数の出
力信号の各々を順次選択して異常の大規模機能ブロック
を検出するモニタ用の出力信号選択回路とを備えている
ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63271856A JPH02117167A (ja) | 1988-10-27 | 1988-10-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63271856A JPH02117167A (ja) | 1988-10-27 | 1988-10-27 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02117167A true JPH02117167A (ja) | 1990-05-01 |
Family
ID=17505837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63271856A Pending JPH02117167A (ja) | 1988-10-27 | 1988-10-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02117167A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0483373A (ja) * | 1990-07-25 | 1992-03-17 | Fujitsu Ltd | 集積回路のチェック用信号出力回路 |
| JP2007028488A (ja) * | 2005-07-21 | 2007-02-01 | Mitsubishi Electric Corp | セレクタ装置 |
| WO2007077849A1 (ja) * | 2005-12-28 | 2007-07-12 | System Fabrication Technologies, Inc. | 半導体チップ及び半導体集積回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61240653A (ja) * | 1985-04-18 | 1986-10-25 | Nec Corp | 大規模集積回路 |
| JPS63209321A (ja) * | 1987-02-26 | 1988-08-30 | Hitachi Cable Ltd | 大規模集積回路の内部回路切換装置 |
-
1988
- 1988-10-27 JP JP63271856A patent/JPH02117167A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS63209321A (ja) * | 1987-02-26 | 1988-08-30 | Hitachi Cable Ltd | 大規模集積回路の内部回路切換装置 |
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