JPH02116894A - スプライト表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第４図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例 （ａ）　　一実施例の説明（第２図、第３図）（ｂ）　
　他の実施例の説明 発明の効果 〔概要〕 アニメーション表示等に用いられ、スプライト（表示物
体）を移動表示するスプライト表示装置に関し、 表示動作に伴うパターン数等の制限を除くことを目的と
し、 表示すべき位置と表示すべきスプライトパタンを格納し
たメモリと、フレームバッファと、該メモリからスプラ
イトパターンと表示位置を読み出し、該フレームバッフ
ァの対応する位置に該スプライトパターンを書込み、該
フレームバッファを表示部の表示タイミングで読み出す
スプライト制御回路と、該フレームバッファの読出し出
力を該表示部へ転送出力する表示出力部とを有する。

〔産業上の利用分野〕

本発明は、アニメーション表示等に用いられ、スプライ
ト（表示物体）を移動表示するスプライト表示装置に関
する。

パーソナルコンピュータ等においては、テレビゲーム等
のためアニメーション機能が広く用いられている。

このようなアニメーションにおいて、キャラクタ等の表
示物体を表示画面上で動かすスプライト表示制御が行わ
れている。

係るスプライト表示制御では、スプライト表示できるデ
ータ量の増大が求められている。

〔従来の技術〕

第４図は従来技術の説明図である。

第４図（Ａ）に示すように、スプライト表示機能とは、
キャラクタ（表示物体）ｃｈを表示画面上で移動する機
能である。

従来のスプライト表示装置は、第４図（Ｂ）に示すよう
に、スプライトパターンメモリ１と、スプライト制御Ｂ
回路２と、表示出力部４と、表示部５とで構成されてい
た。

スプライトパターンメモリ１には、表示すべきスプライ
トパターンが格納されている。

スプライト制御回路２には、外部からスプライトパター
ン番号、スプライトパターンの表示位置等のスプライト
インデックスが順次与えられる。

スプライト制御回路２は、表示部５の同期信号（水平同
期信号Ｈ３ＹＮＣ２垂直同朋信号ＶＳＹＮＣ）に同期し
て、スプライトインデックスに対応するスプライトパタ
ーンをとり出し、ビデオ信号として表示出力回路４に出
力し、表示部５に表示させていた。

従って、スプライトインデックスの表示位置を変更して
やれば、スプライトパターンが移動表示される。

このように、従来は、スプライトパターンを直接映像信
号（ビデオ信号）に変換して出力していた。

〔発明が解決しようとする課題〕

このような従来技術では、スプライト制御回路２が、ス
プライトパターンを直接ビデオ信号に変換するため、−
水平走査期間（ＮＴＳＣ方式では６３．５μｓ）内に一
水平走査線のパターンを展開して転送する必要があった
。

このような短時間では、展開するパターン数も限られて
しまい、係る表示動作により、スプライト制御するパタ
ーン数が限られ、又パターンの回転等の操作が行えない
という種々の制限が発生するという問題があった。

従って、本発明は表示動作に伴うパターン数等の制限を
除くことのできるスプライト表示装置を提供することを
目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理説明図である。

本発明は、第１図に示すように、表示すべき位置と表示
すべきスプライトパターンを格納したメモリｌと、フレ
ームバッファ３と、該メモリ１からスプライトパターン
と表示位置を読み出し、該フレームバッファ３の対応す
る位置に該スプライトパターンを書込み、該フレームバ
ッファ３を表示部５の表示タイミングで読み出すスプラ
イト制御回路２と、該フレームバッファ３の読出し出力
を該表示部５へ転送出力する表示出力部４とを有するも
のである。

〔作用〕

本発明は、第１にフレームバッファ３を設け、フレーム
バッファ３にスプライトパターンメモリみ、表示に同期
して読出すことによって、表示１ライン毎に同期して展
開しなくて済み、スプライドパターンの展開に余裕を持
たせることができる。

従って、１ライン当たりのスプライトパターンの表示制
限を緩和し、且つパターンの回転等の操作も可能となる
。

第２に、スプライトパターンの展開に余裕があるため、
メモリ１に位置情報等のスプライトのインデックス情報
を設けても、処理が間に合うようになった。

このため、余分のメモリが必要なくなるとともに、多数
のスプライトパターンを１つのメモリで処理できるよう
にした。

〔実施例〕

（ａ）　　一実施例の説明 第２図は本発明の一実施例構成図、第３図は第２図構成
の要部構成図である。

図中、第１図及び第４図で示したものと同一のものは、
同一の記号で示してあり、ｌａはスプライトインデック
スエリアであり、各スプライトパターンのインデックス
情報（表示位置Ｘ、Ｙ及び色情報、パターン番号、回転
パラメータ、座標のオフセット情報等のアトリビュート
Ａ）を格納してお（もの、ｌｂはスプライトパターンエ
リアであり、スプライトパターンを例えば、１６Ｘ１６
ドツトで格納しておくものである。

３ａ、３ｂは各々フレームバッファであり、各々１画面
分の容量を持つデュアルポートＲＡＭ（ランダム・アク
セス・メモリ）で構成されるもの、６はホストＣＰＵで
あり、スプライトインデックス情報等を書き替えて、ス
プライト表示させるものである。

面、スプライトパターンメモリ１もデュアルホトＲＡＭ
で構成され、スプライト制御回路２の他にホストＣＰＵ
６からも高効率でアクセスできるようにしている。

２０はＣＰＵアドレスレジスタであり、ホストＣＰＵ６
からメモリ１へのアクセスアドレスがセットされるもの
、２１はインデックスアドレス発生部であり、メモリ１
のインデックスエリアのインデックスアドレスを順次発
生するもの、２２はパターンアドレスレジスタであり、
メモリ１から読出したインデックス情報中のパターン番
号（スプライトパターンアドレス）がセットされるもの
である。

２３はスプライトアドレスレジスタであり、メモＩＪ　
ｌから読出したインデックス情報中の表示位置（スプラ
イトアドレス）がセットされるもの、２４は座標変換回
路であり、アトリビュートで指示される回転、並行移動
、拡大等に応じて、スプライトアドレスレジスタ２３の
スプライトアドレスを座標変換するものである。

２５は表示アドレス発生部であり、表示部５の水平同期
信号Ｈ３ＹＮＣと垂直同期信号ＶＳＹＮＣとから表示ア
ドレスを発生するもの、２６はアドレス切換部であり、
−画面表示毎に表示アドレスの出力をフレームバッファ
３ａと３ｂとで切換えるとともに、表示アドレスの与え
られてないフレームバッファ３ａ、３ｂに座標変換部２
４からの書込みアドレスを与えるもの、２７はデータバ
スであり、メモリ１からスプライトインデックス、スプ
ライトパターンを読出すためのものである。

次に、第２図及び第３図の構成の動作について説明する
。

ここで、メモリ１には、予めホストＣＰｔＪ６よりスプ
ライトインデックス及びスプライドパクンが書込まれて
いるものとする。

インデックスアドレス発生部２１は、メモリｌのインデ
ックスエリア１ａのアドレスを発生し、インデックス情
報をメモリｌから読出ず。

インデックス情報はデータバス２７より読出され、位置
アドレスＸ、Ｙはスプライトアドレスレジスタ２３に、
アトリビュート部Ａのパターンアドレスはパターンアド
レスレジスタ２２に、アトリビュート部Ａの回転等の座
標操作情報は座標変換部２４にセットされる。

次に、パターンアドレスレジスタ２２のバタンアドレス
でメモリ１のスプライトパターンエリア１ｂをアクセス
し、対応するスプライトバタンをデータバス２７に引き
出す。

スプライトアドレスレジスタ２３の位置アドレスＸ、Ｙ
は、座標変換部２４で指示された座標変換がなされ、座
標変換が指示されてなければ、そのまま書込みアドレス
となる。

アドレス切換部２６は、書込みアドレスを表示アドレス
の与えられていないフレームバッファ３ａ又は３ｂに出
力するので、データバス２７上のスプライトパターンは
、当該フレームバッファ３ａ又は３ｂに書込まれる。

一方、表示アドレスの与えられているフレームバッファ
３ａ又は３ｂでは、表示アドレスに従って記憶内容が読
出され、表示出力部４でアナログビデオ信号に変換され
、表示部５へ供給され、表示に供される。

一方のフレームバッファ３ａ又は３ｂの一画面分の記憶
内容が表示アドレスに従って読み出されると、表示アド
レス発生部２５の表示アドレスはアドレス切ｍ部２６に
より他方のフレームバッファ３ａ又は３ｂに切換えられ
、前述の一方のフレムバッファにスプライトパターンが
書込まれる。

一方、ホストＣＰＵ６は、ＣＰＵアドレスレジスタ２０
を介し、メモリｌのスプライトインデックス情報を書き
替えることによって、スプライト表示を行わしめる。

この実施例では、フレームバッファ３ａ、３ｂを一対設
けているので、一方を表示用、他方を書込み用に交互に
用いることにより、書込み時間は最大一画面表示時間と
れる。

このため、多数のスプライトパターンを処理でき、印つ
回転等の座標変換も十分実行できる。

これとともに、チラッキのない画面を表示できる。

又、メモリ１をデュアルポートＲＡＭで構成しているの
で、ホストＣＰＵ６が、スプライト制御部２の読出しを
意識せずに効率良く座標等の書きかえが可能となる。

このようにして、フレームバッファを設けているので、
表示動作による１ライン当たりの表示制限や画面サイズ
、色数、パターンの回転に関する制限を取り除くことが
できる。

又、メモリ１にスプライトインデックス情報を混在して
置けるので、別途メモリを必要としない。

（ｂ）　　他の実施例の説明 と述の実施例では、フレームバッファを一対設けている
が、一つであってもよい。

この場合、スプライトパターンの書込みは、帰線期間に
行われる。

以上本発明を実施例により説明したが、本発明は本発明
の主旨に従い種々の変形が可能であり、本発明からこれ
らを排除するものではない。

〔発明の効果〕

以上説明した様に、本発明によれば、フレームバッファ
を設けることにより、スプライドパクンの書込みが可能
となり、表示ｌライン毎にスプライトパターンを展開し
なくてよいので、スプライトパターンの表示上の制限が
緩和されるという効果を奏し、又メモリ側にスプライト
パターンのインデックス情報を格納しても展開処理が間
に合うので、余分のメモリを必要とせず、多数のスプラ
イトパターンを１つのメモリで処理できるという効果を
奏する。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の一実施例構成図、 第３図は本発明の一実施例要部構成図、第４図は従来技
術の説明図である。 図中、１＝メモリ、 ２−　スプライト制御皿回路、 ３−フレームバッファ、 ４−表示出力部、 ５−表示部。

Claims (1)

【特許請求の範囲】
1. （１）表示すべき位置と表示すべきスプライトパターン
   を格納したメモリ（１）と、 フレームバッファ（３）と、 該メモリ（１）からスプライトパターンと表示位置を読
   み出し、該フレームバッファ（３）の対応する位置に該
   スプライトパターンを書込み、該フレームバッファ（３
   ）を表示部（５）の表示タイミングで読み出すスプライ
   ト制御回路（２）と、該フレームバッファ（３）の読出
   し出力を該表示部（５）へ転送出力する表示出力部（４
   ）とを有することを 特徴とするスプライト表示装置。