JPH02116556A - ソレノイド駆動装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、例えばドツトプリンタにおけるドツトピンの
駆動用に使用されるソレノイド等のソレノイド駆動装置
に関する。

［従来の技術］ ソレノイド駆動装置はソレノイドを制御トランジスタを
介して直流７ｔＸ源に接続され、この制御トランジスタ
をオン、オフスイッチング制御することによってソレノ
イドへの通電を制御するようになっている。

このような回路では例えばソレノイドが短絡することが
あると制御トランジスタが異常発熱して故障したり、ま
た制御トランジスタが短絡するとソレノイドが連続通電
状態となって発熱し、場合によっては発火する問題があ
る。

［発明が解決しようとする課題］ しかし従来の装置ではソレノイドが短絡したり、制御ト
ランジスタが短絡したりしても通電制御を禁止させるこ
とができなかったため上述した問題が常にあった。

そこで本発明は、ソレノイドの短絡や制御トランジスタ
の短絡等回路に異常が発生したときには通電制御を禁止
でき、発熱等の異常発生を防止できるソレノイド駆動装
置を提供しようとするものである。

［課題を解決するための手段］ 本発明は、ソレノイドへの通電を制御トランジスタをス
イッチング制御することによって制御するソレノイド駆
動装置において、制御トランジスタのオフ時にソレノイ
ドに発生する逆起電力を検出する検出回路と、この検出
回路からの逆起電力検出出力の有無によってソレノイド
への通電回路の正常、異常の有無を判断する判断手段を
設け、この判断手段の異常判断によってソレノイドへの
通電を禁止するものである。

［作用コ このような構成の本発明においては、ソレノイドや制御
トランジスタが正常に動作したときにはソレノイドに電
流が流れるので制御トランジスタをオフするとソレノイ
ドには逆起電力が発生する。

しかしてこの逆起電力が検出回路で検出され判断手段に
よって通電回路の正常が判断される。

しかしソレノイドが短絡してコイルとして動作しなかっ
たり、ソレノイドが断線して通電が無かったり、あるい
は制御トランジスタが短絡してソレノイドへの通電が連
続したり、制御トランジスタが断線してソレノイドへの
通電が無かったようにときには制御トランジスタをオフ
・制御してもソレノイドには逆起電力は発生しない。し
かして逆起電力の発生無しが検出回路で検出され判断手
段によって通電回路の異常が判断されソレノイドへの通
電が禁止される。

［実施例コ 以下、本発明の実施例を図面を参照して説明する。

第１図において１はソレノイドで、このソレノイド１の
一端をＰＮＰ形の第１の制御トランジスタ２を介して直
流電源の＋ＶＭ端子に接続し、他端をＮＰＮ形の第２の
ＩＩ＋御トランジスタ３を介して接地している。前記ソ
レノイド１と第２のルリ御トランジスタ３との直列回路
にダイオード４を図示極性にして並列に接続するととも
に、前記ソレノイドと第１の制御トランジスタ２との直
列回路にダイオード５を図示極性にして並列に接続して
いる。前記第２の制御トランジスタ３に抵抗６を並列に
接続している。

前記第１の制御トランジスタ２のベース、エミッタ間に
は抵抗７が接続されている。また前記第１の制御トラン
ジスタ２のベースは抵抗８及びＮＰＮ形の第３の制御ト
ランジスタ９の直列回路を介して接地している。

前記ダイオード５と抵抗６との接続点を抵抗１０を介し
てＮＰＮ形の第４の制御トランジスタ１１のベースに接
続している。前記第４の制御トランジスタ１１のコレク
タは抵抗１２を介して＋５Ｖ端子に接続され、またエミ
ッタは接地されている。

そして前記第３のＩＱ御トランジスタ９のベース及び第
２の制御トランジスタ３のベースをＩ１０ポート１３の
出力端子０１０２にそれぞれ接続し、前記第４の制御ト
ランジスタ１１のコレクタを前記Ｉ１０ポート１３の入
力端子Ｉに接続している。

前記Ｉ１０ボート１３はプログラムデータを格納したＲ
ＯＭ　（読出し専用メモリ）１４、ソレノイドの駆動デ
ータの格納メモリやタイマー等を設けたＲＡＭ　（ラン
ダム・アクセス・メモリ）１５とともにパスライン１６
を介してＣＰＵ　（中央処理装置）１７に接続されてい
る。

前Ｓ己１１０ポート１３１こはまた警告ランプ１８が接
続されている。

前シ己ＣＰＵ１７はＲＯＭ１４のプログラムデータに基
いてＩ１０ポート１３を４．制御し、第３図のソレノイ
ドチエツク処理を行なうようになっている。

これは先ずＩ１０ポート１３の出力端子０１０２から信
号ＶｒＪ１、ＶＣ２を出力して第３、第２の制御トラン
ジスタ９，３をオン動作させる。

そしてＲＡＭ１５内のタイマーを動作させて１４ｊ間【
、をカウントさせる。

タイマーが時間ｔｌをカウントすると第３の制御トラン
ジスタ９への信号ＶＢＩの出力を停止上させてその制御
トランジスタ９をオフさせる。

続いてＲＡＭ１５内のタイマーを再度動作させて時間ｔ
２をカウントさせる。そしてタイマーが時間ｔ２をカウ
ントすると第２の制御トランジスタ３への信号ＶＢ□の
出力を停止させてその制御トランジスタ３をオフさせる
。

続いてＲＡＭ１５内のタイマーを再度動作させて時間ｔ
３をカウントさせる。そしてタイマーが時間ｔ３をカウ
ントするとＩ１０ポート１３の入力端子Ｉへの人力Ｖ。

をチエツクする。そして入力ＶＯがローレベルであれば
ソレノイド１への通電回路は正常であると判断してこの
チエツク処理を終了する。また人力Ｖ。がハイレベルで
あればソレノイド１への通電回路に異常があると判断し
て警告ランプ１８を点灯させるとともに以降のソレノイ
ド１のプログラム制御を禁止する。このとき＋ＶＭの供
給も禁止される。すなわち＋ｖＭはソレノイド１の駆動
時に電源供給部に設けられた制御トランジスタのオン動
作によって供給されるようになっている。

このような構成の本実施例においては、ソレノイド１へ
の通電回路のチエツクを行なうときには先ずＩ１０ボー
ト１３から第２図の（ａ）、（ｂ）に示すように信号Ｖ
ＢＩ　　ｖ８□を出力する。しかして第３の制御トラン
ジスタ９がオン動作し、それにより第１の制御トランジ
スタ２がオン動作する。また第２の制御トランジスタ３
がオン動作する。

こうして第１、第２の制御トランジスタ２，３を介して
ソレノイド１に図中矢印で示す電流工。

が流れる。

そして時間ｔ１が経過すると第２図の（ａ）に示すよう
に信号ＶＢＩの出力が停止され第３及び第１の制御トラ
ンジスタ９，２がオフされる。第１の制御トランジスタ
２がオフするとソレノイド１に逆起電力が発生しダイオ
ード４、ソレノイド１、第２の制御トランジスタ３を介
してソレノイド１に図中矢印で示す電流Ｉ２が流れる。

その後さらに時間ｔ２が経過すると第２図の（ｂ）に示
すように信号Ｖ　Ｂ　２の出力が停止され第２の制御ト
ランジスタ３かオフされる。第２の制御トランジスタ３
がオフすると今度はダイオド４、ソレノイド１、ダイオ
ード５を介してソレノイド１に図中矢印で示す電流Ｉ３
が流れる。

しかしてダイオード５と抵抗６との接続点Ａには第２図
の（Ｃ）に示す電圧が発生する。そしてこの電圧によっ
て第４の制御トランジスタ１１がオン動作し、その１−
ランジスタ１１のコレクタから出力される電圧Ｖｏは第
２図の（ｄ）に示すようにハイレベルからローレベルに
反転する。

しかしてその後時間ｔ３か経過するタイミングＴにおい
てＩ１０ボート］３の入力端子Ｉへの人力レベルをチエ
ツクし、電圧Ｖｏがローレベルであることを判断する。

こうしてソレノイド１への通電回路か正常に動作されて
いることを判断する。

また、ソレノイド１が断線や短絡の故障したり、第１、
第２の制御トランジスタ２．３が故障することがあると
、第１、第２の制御トランジスタ２゜３をオフ制御して
もソレノイド１において電流の変化が無いため逆起電力
は発生しない。従って接続点Ａには電圧は発生せず第４
の制御トランジスタ１１はオフ状態のままとなる。

しかしてタイミングＴでＩ１０ポート１３の入力端子Ｉ
への人力Ｖｏをチエツクしたときその人力Ｖ。はハイレ
ベルとなっている。従ってソレノイド１への通電回路に
異常が発生したことが判断されＩ１０ポート１３を介し
て警告ランプ１８が点灯されて知らされるとともに以降
のソレノイド１への通電制御は禁止されるようになる。

このとき十ＶＭの供給も禁止される。

このようにソレノイド１への通電回路に異常があるとき
にはソレノイド１への通電制御が禁止されるので、異常
の発生によって回路部品か発熱したり、発火することは
ない。

［発明の効果］ 以上詳述したように本発明によれば、ソレノイドの短絡
や制御トランジスタの短絡等回路に異常が発生したとき
には通電制御を禁止でき、発熱等の異常発生を防止でき
るソレノイド駆動装置を提供できるものである。

【図面の簡単な説明】

図は本発明の実施例を示すもので、第１図は回路図、第
２図は各部の電圧波形図、第３図はＣＰＵによるソレノ
イドチエツク処理を示す流れ図である。 １・・・ソレノイド、２・・・第１の制御トランジスタ
、３・・・第２の制御トランジスタ、４，５・・・ダイ
オード、６・・・抵抗、１１・・・第４の制御トランジ
スタ、１３・・・Ｉ１０ポート、１４・・・ＲＯＭ　（
読出し専用メモリ）、１７・・・ＣＰＵ　（中央処理装
置）。

Claims (1)

【特許請求の範囲】
1. ソレノイドへの通電を制御トランジスタをスイッチング
   制御することによって制御するソレノイド駆動装置にお
   いて、前記制御トランジスタのオフ時に前記ソレノイド
   に発生する逆起電力を検出する検出回路と、この検出回
   路からの逆起電力検出出力の有無によって前記ソレノイ
   ドへの通電回路の正常、異常の有無を判断する判断手段
   を設け、この判断手段の異常判断によって前記ソレノイ
   ドへの通電を禁止することを特徴とするソレノイド駆動
   装置。