JPH02114561A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02114561A JPH02114561A JP26737088A JP26737088A JPH02114561A JP H02114561 A JPH02114561 A JP H02114561A JP 26737088 A JP26737088 A JP 26737088A JP 26737088 A JP26737088 A JP 26737088A JP H02114561 A JPH02114561 A JP H02114561A
- Authority
- JP
- Japan
- Prior art keywords
- cells
- rows
- chip
- gate
- electrodes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- 230000010354 integration Effects 0.000 abstract description 4
- 239000002184 metal Substances 0.000 abstract description 2
- 238000000034 method Methods 0.000 abstract description 2
- 230000008020 evaporation Effects 0.000 abstract 1
- 238000001704 evaporation Methods 0.000 abstract 1
- 230000010363 phase shift Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、主としてマイクロ波帯で用いられる複数の
単位Ｉ−ランジスタを組合せて構成し、高出力化を実現
した半導体装置に関するものである。
単位Ｉ−ランジスタを組合せて構成し、高出力化を実現
した半導体装置に関するものである。
一般に、超高周波で用いられるＧａＡｓＭＥＳＦＥＴに
おいては、高出力を得るために、単位ＦＥＴまたはそれ
らをひとまとめにしたもの（以下、セルと略記する。）
を１チツプ上に多数並列に配置して高出力を得ている。
おいては、高出力を得るために、単位ＦＥＴまたはそれ
らをひとまとめにしたもの（以下、セルと略記する。）
を１チツプ上に多数並列に配置して高出力を得ている。
従来、そのようなセルを多数配置する際、第３図に示す
ように、すべてのセルを１列に並べ電極で接続する方法
がとられている。なお、第３図で、１はドレイン電極、
２はゲート電極、３はソース電極であり、１’、２’お
よび３′は前記各電極１．２および３の電極パッドであ
る。この場合、周波数が高くなって（ると、単位］・ラ
ンジスタのゲート幅（単位ゲート幅）を短くし、かっ１
セル４当たりのゲート本数を少なくして対応し、利得の
低下、位相のズレを防止している。また、高周波で高出
力を得るため１チツプ上に１列で多数のセル４を並べて
いる。
ように、すべてのセルを１列に並べ電極で接続する方法
がとられている。なお、第３図で、１はドレイン電極、
２はゲート電極、３はソース電極であり、１’、２’お
よび３′は前記各電極１．２および３の電極パッドであ
る。この場合、周波数が高くなって（ると、単位］・ラ
ンジスタのゲート幅（単位ゲート幅）を短くし、かっ１
セル４当たりのゲート本数を少なくして対応し、利得の
低下、位相のズレを防止している。また、高周波で高出
力を得るため１チツプ上に１列で多数のセル４を並べて
いる。
このように従来の方式では、多数のセル４を１列に並べ
ているため、チップの縦横のバランスがくずれ、非常に
細長いチップとなり、チップ取扱い時の破損、チップの
ソリ等が生じゃすい問題点があると同時に、入力信号の
ボンディングワイヤが多くなリボンディングワイヤ長の
違いによる入力信号の位相ズレが発生する等の問題点が
あった。
ているため、チップの縦横のバランスがくずれ、非常に
細長いチップとなり、チップ取扱い時の破損、チップの
ソリ等が生じゃすい問題点があると同時に、入力信号の
ボンディングワイヤが多くなリボンディングワイヤ長の
違いによる入力信号の位相ズレが発生する等の問題点が
あった。
この発明は、上記の問題点を解消するためになされたも
ので、チップの縦横のバランスを改善しつつ入力信号の
ボンディングワイヤを減らし入力信号の位相のズレを防
止した半導体装置を得ることを目的とする。
ので、チップの縦横のバランスを改善しつつ入力信号の
ボンディングワイヤを減らし入力信号の位相のズレを防
止した半導体装置を得ることを目的とする。
この発明に係る半導体装置は、１チツプ内に複数の単位
トランジスタ群をそれぞれ対向せしめて２列に配置し、
２列の単位トランジスタ群の間にこの２列の単位トラン
ジスタ群を同一信号で動作させる信号を入力するための
ゲートパッドを配置したものである。
トランジスタ群をそれぞれ対向せしめて２列に配置し、
２列の単位トランジスタ群の間にこの２列の単位トラン
ジスタ群を同一信号で動作させる信号を入力するための
ゲートパッドを配置したものである。
この発明においては、多数並んだセルを２列に配置して
、２列のセルの間より入力信号を供給するようにしたこ
とから、チップの長手方向（単位トランジスタの並ぶ方
向）は従来の約１７２となり、チップの縦横のバランス
が改善される。また、２列のセルの間より各セルに入力
信号を供給するため、入力信号のポンディングパッドは
１／２となり、チップの集積度が向上する。さらに、入
力信号用１ボンデイングワイヤで２セルを同時制御する
ため位相ズレが防止でき、（出力パワー／セル数）や利
得の低下が防止される。
、２列のセルの間より入力信号を供給するようにしたこ
とから、チップの長手方向（単位トランジスタの並ぶ方
向）は従来の約１７２となり、チップの縦横のバランス
が改善される。また、２列のセルの間より各セルに入力
信号を供給するため、入力信号のポンディングパッドは
１／２となり、チップの集積度が向上する。さらに、入
力信号用１ボンデイングワイヤで２セルを同時制御する
ため位相ズレが防止でき、（出力パワー／セル数）や利
得の低下が防止される。
第１図はこの発明の一実施例を示す図で、ドレイン電極
１．ゲート電極２．およびソース電極３を多数並列に並
べてセル４を構成し、このセル４を数個槽に並べ、さら
に、もう−列間様にセル４’を並べる。２列に並べたセ
ル４の間にゲートパッド２′ ドレインパッド１′を
配置し、ゲート電極２へは半導体上にゲート電極金属を
蒸着等により被着させ、ドレインパッド１′ とドレイ
ン電極１とはエアーブリッジ、クロスオーバ等で空間配
線で接続する。
１．ゲート電極２．およびソース電極３を多数並列に並
べてセル４を構成し、このセル４を数個槽に並べ、さら
に、もう−列間様にセル４’を並べる。２列に並べたセ
ル４の間にゲートパッド２′ ドレインパッド１′を
配置し、ゲート電極２へは半導体上にゲート電極金属を
蒸着等により被着させ、ドレインパッド１′ とドレイ
ン電極１とはエアーブリッジ、クロスオーバ等で空間配
線で接続する。
第２図はこの発明の他の実施例を示す図で、パターンは
前記第１図の実施例と同様であるが、ソース電極３．ソ
ースパッド３′ とドし・インＥＥｔＥｆｉｌ＋ドレイ
ンパッＩＳ１′が逆になった場合である。
前記第１図の実施例と同様であるが、ソース電極３．ソ
ースパッド３′ とドし・インＥＥｔＥｆｉｌ＋ドレイ
ンパッＩＳ１′が逆になった場合である。
上記のように、単位トランジスタからなるセルを対向せ
しめて２列に配置することにより、縦横のバランスが改
善され、取り扱い時の操作性が向上する。
しめて２列に配置することにより、縦横のバランスが改
善され、取り扱い時の操作性が向上する。
以上説明したようにこの発明は、単位トランジスタ群を
対向せしめて２列に多数並べ、前記単位トランジスタ群
の列の間にゲートパッドを配置するように構成したので
、チップの横方向の広がりが従来例に比べ大幅に短くな
り、チップの縦横のバランスが改善され、チップ取扱い
時の破損およびチップのソリが軽減できる。
対向せしめて２列に多数並べ、前記単位トランジスタ群
の列の間にゲートパッドを配置するように構成したので
、チップの横方向の広がりが従来例に比べ大幅に短くな
り、チップの縦横のバランスが改善され、チップ取扱い
時の破損およびチップのソリが軽減できる。
また、入力ボンディングパッドの数が１７２となり、チ
ップの集積度が向上するとともに、入力信号用の１ボン
デイングワイヤで２セルを同時に制御することができる
ため、位相ズレが防止でき、（出力パワー／セル数）や
利得の低下を防止できる利点が得られる。
ップの集積度が向上するとともに、入力信号用の１ボン
デイングワイヤで２セルを同時に制御することができる
ため、位相ズレが防止でき、（出力パワー／セル数）や
利得の低下を防止できる利点が得られる。
第１図はこの発明の一実施例を示す半導体装置の平面図
、第２図はこの発明の他の実施例を示す平面図、第３図
は従来の半導体装置の平面図である。 図において、１はドレイン電極、２はゲート電極、３ば
ソース電極、１′はドレインパッド、２′はゲートパッ
ド、３′ソースバ・ソド、４はセルである。 なお、各図中の同一符号（よ同一または相当部分を示す
。 代理人 大 岩 増 雄 （外２名）第 ］ 図 １゜ 第 図
、第２図はこの発明の他の実施例を示す平面図、第３図
は従来の半導体装置の平面図である。 図において、１はドレイン電極、２はゲート電極、３ば
ソース電極、１′はドレインパッド、２′はゲートパッ
ド、３′ソースバ・ソド、４はセルである。 なお、各図中の同一符号（よ同一または相当部分を示す
。 代理人 大 岩 増 雄 （外２名）第 ］ 図 １゜ 第 図
Claims (1)
- １チップ内に複数の単位置トランジスタ群をそれぞれ対
向せしめて２列に配置し、前記２列の単位置トランジス
タ群の間にこの２列の単位置トランジスタ群を同一信号
で動作させる信号を入力するためのゲート・パッドを配
置したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26737088A JPH02114561A (ja) | 1988-10-24 | 1988-10-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26737088A JPH02114561A (ja) | 1988-10-24 | 1988-10-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02114561A true JPH02114561A (ja) | 1990-04-26 |
Family
ID=17443892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26737088A Pending JPH02114561A (ja) | 1988-10-24 | 1988-10-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02114561A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7141876B2 (en) | 2001-11-30 | 2006-11-28 | Renesas Technology Corp. | Semiconductor device |
-
1988
- 1988-10-24 JP JP26737088A patent/JPH02114561A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7141876B2 (en) | 2001-11-30 | 2006-11-28 | Renesas Technology Corp. | Semiconductor device |
| US7439622B2 (en) | 2001-11-30 | 2008-10-21 | Renesas Technology Corp. | Semiconductor device |
| US8022537B2 (en) | 2001-11-30 | 2011-09-20 | Renesas Electronics Corporation | Semiconductor device |
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